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參數(shù)資料
| 型號： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 41/285頁 |
| 文件大?。?/td> | 3341K |
| 代理商： | SYM53C876 |
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SYM53C876/876E Data Manual
2-7
Functional Description
PCI Functional Description
burst size after alignment and issues bursts of
this size. The burst size is, in effect, throttled
down toward the end of a long Memory Move
or Block Move transfer until only the cache
line size burst size is left. The chip finishes the
transfer with this burst size.
Latency
In accordance with the PCI specification, the
chip's latency timer is ignored when issuing a
Write and Invalidate command such that
when a latency time-out occurs, the
SYM53C876 continues to transfer up to a
cache line boundary. At that point, the chip
relinquishes the bus and finishes the transfer
at a later time using another bus ownership. If
the chip is transferring multiple cache lines, it
continues to transfer until the next cache
boundary is reached.
PCI Target Retry
During a Write and Invalidate transfer, if the
target device issues a retry (STOP with no
TRDY, indicating that no data was trans-
ferred), the chip relinquishes the bus and
immediately tries to finish the transfer on
another bus ownership. The chip issues
another Write and Invalidate command on the
next ownership, in accordance with the PCI
specification.
PCI Target Disconnect
During a Write and Invalidate transfer, if the
target device issues a disconnect the
SYM53C876 relinquishes the bus and imme-
diately tries to finish the transfer on another
bus ownership. The chip does not issue
another Write and Invalidate command on the
next ownership unless the address is aligned.
Internal Arbiter
The PCI-SCSI controller uses a single REQ/ -
GNT/ signal pair to arbitrate for access to the
PCI bus. The SYM53C876 uses a round-
robin arbitration scheme to allow both SCSI
functions to arbitrate for PCI bus access.
An internal arbiter circuit allows the different
bus-mastering functions resident in the chip
to arbitrate among themselves for the privilege
of arbitrating for PCI bus access. There are
two independent bus-mastering functions
inside the SYM53C876, one for each of the
SCSI functions.
PCI Cache Mode
The SYM53C876 supports the PCI specifica-
tion for an 8-bit Cache Line Size register
located in the PCI Configuration Space. The
Cache Line Size register provides the ability to
sense and react to non-aligned addresses cor-
responding to cache line boundaries. In con-
junction with the Cache Line Size register, the
PCI commands Read Line, Read Multiple,
and Write and Invalidate are each software
enabled or disabled to allow the user full flexi-
bility in using these commands.
Selection of Cache Line Size
The cache logic for each bus mastering func-
tion selects a cache line size based on the val-
ues for the burst size in the DMODE register,
and the PCI Cache Line Size register, which-
ever is appropriate.
Note: Each bus mastering function does not
automatically use the value in its PCI
Cache Line Size register as the cache
line size value. The chip scales the
value of the Cache Line Size register
down to the nearest binary burst size
allowed by the chip (2, 4, 8, 16, 32,
64, or 128). The SCSI function
相關(guān)PDF資料 |
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