參數(shù)資料
型號： SYM53C875
廠商： LSI Corporation
英文描述： PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器)
中文描述： 的PCI -超的SCSI I / O處理器（個PCI -超的SCSI的I / O處理器）
文件頁數(shù)： 124/243頁
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代理商： SYM53C875
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SCSI Operating Registers
5-38
SYM53C875/875E Data Manual
Bit 3
IRQM (IRQ Mode)
When set, this bit will enable a totem pole
driver for the IRQ pin. When reset, this bit will
enable an open drain driver for the IRQ pin
with a internal weak pull-up. T his bit is reset at
power up. T he bit should remain clear to retain
full PCI compliance.
Bit 2
ST D (Start DMA Operation)
T he SYM53C875 fetches a SCSI SCRIPT S
instruction from the address contained in the
DSP register when this bit is set. T his bit is
required if the SYM53C875 is in one of the
following modes:
1. Manual start mode – Bit 0 in the DMODE
register is set
2. Single-step mode – Bit 4 in the DCNT L
register is set
When the SYM53C875 is executing SCRIPT S
in manual start mode, the Start DMA bit
needs to be set to start instruction fetches, but
does not need to be set again until an interrupt
occurs. When the SYM53C875 is in single-
step mode, the Start DMA bit needs to be set
to restart execution of SCRIPT S after a single-
step interrupt.
Bit 1
IRQD (IRQ Disable)
Setting this bit disables the IRQ pin; clearing
the bit enables normal operation. As with any
other register other than ISTAT, this register
cannot be accessed except by a SCRIPT S
instruction during SCRIPT S execution. For
more information on the use of this bit in inter-
rupt handling, see Chapter 2.
Bit 0
COM (53C700 Compatibility)
When this bit is clear, the SYM53C875 will
behave in a manner compatible with the
SYM53C700; selection/reselection IDs will be
stored in both the SSID and SFBR registers.
When this bit is set, the ID will be stored only
in the SSID register, protecting the SFBR from
being overwritten if a selection/reselection
occurs during a DMA register-to-register oper-
ation. T his bit is not affected by a software
reset.
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