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參數(shù)資料
| 型號(hào)： | SYM53C875 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器) |
| 中文描述： | 的PCI -超的SCSI I / O處理器（個(gè)PCI -超的SCSI的I / O處理器） |
| 文件頁數(shù)： | 107/243頁 |
| 文件大?。?/td> | 1362K |
| 代理商： | SYM53C875 |
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SCSI Operating Registers
SYM53C875/875E Data Manual
5-21
Bit 3
SDP0L (Latched SCSI Parity)
T his bit reflects the SCSI parity signal
(SDP0/), corresponding to the data latched in
the SCSI Input Data Latch register (SIDL). It
changes when a new byte is latched into the
least significant byte of the SIDL register. T his
bit is active high, in other words, it is set when
the parity signal is active.
Bit 2
MSG (SCSI MSG/ Signal)
Bit 1
C/D (SCSI C_D/ Signal)
Bit 0
I/O (SCSI I_O/ Signal)
T hese SCSI phase status bits are latched on
the asserting edge of SREQ/ when operating in
either initiator or target mode. T hese bits are
set when the corresponding signal is active.
T hey are useful when operating in low level
mode.
Register 0F (8F)
SCSI Status Two (SSTAT 2)
(Read Only)
Bit 7 ILF1 (SIDL Most Significant Byte Full)
T his bit is set when the most significant byte in
the SCSI Input Data Latch register (SIDL)
contains data. Data is transferred from the
SCSI bus to the SCSI Input Data Latch regis-
ter before being sent to the DMA FIFO and
then to the host bus. T he SIDL register con-
tains SCSI data received asynchronously. Syn-
chronous data received does not flow through
this register.
Bit 6
ORF1 (SODR Most Significant Byte
Full)
T his bit is set when the most significant byte in
the SCSI Output Data Register (SODR, a hid-
den buffer register which is not accessible)
contains data. T he SODR register is used by
the SCSI logic as a second storage register
when sending data synchronously. It is not
accessible to the user. T his bit can be used to
determine how many bytes reside in the chip
when an error occurs.
Bit 5
OLF1 (SODL Most Significant Byte
Full)
T his bit is set when the most significant byte in
the SCSI Output Data Latch (SODL) contains
data. T he SODL register is the interface
between the DMA logic and the SCSI bus. In
synchronous mode, data is transferred from
the host bus to the SODL register, and then to
the SCSI Output Data Register (SODR, a hid-
den buffer register which is not accessible)
before being sent to the SCSI bus. In asyn-
chronous mode, data is transferred from the
host bus to the SODL register, and then to the
SCSI bus. T he SODR buffer register is not
ILF1
7
ORF1
6
OLF1
5
FF4
4
SPL1
3
RES
2
LDSC
1
SDP1
0
Default>>>
0
0
0
0
X
X
1
X
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PDF描述 |
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參數(shù)描述 |
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