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3
December 2004
SGUS053
Contents
Section
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1
Features
11
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2
Introduction
12
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2.1
Description
12
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2.2
Device Summary
13
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2.3
Pin Assignments
14
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2.4
Signal Descriptions
15
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3
Functional Overview
23
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3.1
Memory Map
23
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3.2
Brief Descriptions
27
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3.2.1
C28x CPU
27
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3.2.2
Memory Bus (Harvard Bus Architecture)
28
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3.2.3
Peripheral Bus
28
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4
Real-Time JTAG and Analysis
28
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.5
External Interface (XINTF)
28
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3.2.6
Flash
29
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3.2.7
L0, L1, H0 SARAMs
29
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.8
Boot ROM
29
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3.2.9
Security
30
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3.2.10
Peripheral Interrupt Expansion (PIE) Block
31
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3.2.11
External Interrupts (XINT1, XINT2, XINT13, XNMI)
31
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3.2.12
Oscillator and PLL
31
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.13
Watchdog
31
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3.2.14
Peripheral Clocking
31
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3.2.15
Low-Power Modes
31
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3.2.16
Peripheral Frames 0, 1, 2 (PFn)
32
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.17
General-Purpose Input/Output (GPIO) Multiplexer
32
. . . . . . . . . . . . . . . . . . . . . . . .
3.2.18
32-Bit CPU-Timers (0, 1, 2)
32
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.19
Control Peripherals
33
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.20
Serial Port Peripherals
33
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3.3
Register Map
33
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3.4
Device Emulation Registers
36
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3.5
External Interface, XINTF
36
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3.5.1
Timing Registers
38
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2
XREVISION Register
38
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6
Interrupts
39
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3.6.1
External Interrupts
42
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.7
System Control
43
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3.8
OSC and PLL Block
45
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3.8.1
Loss of Input Clock
46
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3.9
PLL-Based Clock Module
46
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3.10
External Reference Oscillator Clock Option
47
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11
Watchdog Block
47
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3.12
Low-Power Modes Block
48
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4
Peripherals
49
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4.1
32-Bit CPU-Timers 0/1/2
49
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4.2
Event Manager Modules (EVA, EVB)
52
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.1
General-Purpose (GP) Timers
55
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