參數(shù)資料
型號(hào)： SI3200-BS
廠商： Silicon Laboratories Inc
文件頁數(shù)： 35/128頁
文件大小： 0K
描述： IC LINEFEED INTRFC 100V 16SOIC
標(biāo)準(zhǔn)包裝： 48
系列： ProSLIC®
功能： 用戶線路接口概念（SLIC），CODEC
接口： GCI，PCM，SPI
電路數(shù)： 2
電源電壓： 3.3V，5V
電流 - 電源： 110µA
功率（瓦特）： 941mW
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 16-SOIC（0.154"，3.90mm Width）裸露焊盤
供應(yīng)商設(shè)備封裝： 16-SOIC N
包裝： 管件
包括： 電池切換，BORSCHT 功能，DTMF 生成和解碼，F(xiàn)SK 音調(diào)生成，調(diào)制解調(diào)器和傳真音調(diào)檢測(cè)
Si3232
14
Preliminary Rev. 0.96
Not
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fo
r N
ew
D
esi
gn
s
Figure 2. PCLK, FSYNC Timing Diagram
Table 11. Switching Characteristics—PCLK and FSYNC Timing
(VDD, VDD1–VDD4 = 3.13 to 3.47 V, TA = 0 to 70 °C for K-Grade, –40 to 85 °C for B-Grade, CL = 20 pF)
Parameter
Symbol
Test
Conditions
Min 1
Typ 1
Max 1
Units
PCLK Period
tp
122
—
3706
ns
Valid PCLK Inputs
—
256
512
768
1.024
1.536
1.544
2.048
4.096
8.192
—
kHz
MHz
FSYNC Period2
tfs
—125
—
s
PCLK Duty Cycle Tolerance
tdty
40
50
60
%
PCLK Period Jitter Tolerance
tjitter
—
±120
ns
Rise Time, PCLK
tr
—
25
ns
Fall Time, PCLK
tf
—
25
ns
Setup Time, FSYNC to PCLK Fall
tsu1
25
—
ns
Hold Time, FSYNC to PCLK Fall
th1
20
—
ns
FSYNC Pulse Width
twfs
tp/2
—
125
s–t
p
ns
Notes:
1. All timing is referenced to the 50% level of the waveform. Input test levels are VIH – VI/O –0.4 V, VIL = 0.4 V.
2. FSYNC source is assumed to be 8 kHz under all operating conditions.
PCLK
FSYNC
t
r
t
p
t
su1
t
f
t
fs
t
h1
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