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參數(shù)資料
| 型號： | PFR4200MPB40 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數(shù)： | 109/260頁 |
| 文件大?。?/td> | 1782K |
| 代理商： | PFR4200MPB40 |
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Memory Map and Registers
MFR4200 Data Sheet, Rev. 0
Freescale Semiconductor
109
3.2.3.6.2
Transmit Buffer Interrupt Vector Register (TBIVECR)
Address 0x26
Reset
0x0
This register indicates the lowest numbered transmit message buffer that has its interrupt status flag (IFLG)
and its interrupt enable (IENA) bits set. A hard reset or leaving the configuration state clear the register.
NOTE
After an IFLG has been set or cleared, the CC updates the TBIVECR
register after 1 μT.
The TBIVECR register contains valid data only if the TXIF bit is set (see
Section 3.2.3.6.6, “Interrupt Status Register 0 (ISR0)
”).
If there are no IFLG bits set for any transmit message buffers that have
their IENA bit set, then the CC sets the TBIVECR register to 0x0000
(IFLG, IENA — see
Section 3.2.3.7.2, “Message Buffer Control,
Configuration and Status n Register, n = [0:58] (BUFCSnR)
”).
3.2.3.6.3
CHI Error Register (CHIER)
Address 0x12
Reset
0x0
This register holds CHI status flags. The host clears any status bit in the CHIER by writing a '1' to it;
writing a ‘0’ does not change the bit state. The CC sets a status bit in the CHIER again, when it detects the
condition for that bit. If the host and the CC try to write the CHIER register at the same time, the CC write
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Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
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Reserved
Reserved
TBIVEC5
TBIVEC4
TBIVEC3
TBIVEC2
TBIVEC1
TBIVEC0
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Figure 3-74. Transmit Buffer Interrupt Vector Register
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ILLADR
NMENF
NMEFTS
SPLME
MDPLE
BULE
EFLE
FBLE
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TBLE
RBLE
Reserved
CCPBLE
BB
Reserved
IRE
FLE
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Figure 3-75. CHI Error Register
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PDF描述 |
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