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參數(shù)資料
| 型號： | PFR4200MPB40 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數(shù)： | 102/260頁 |
| 文件大?。?/td> | 1782K |
| 代理商： | PFR4200MPB40 |
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MFR4200 FlexRay Communication Controller
MFR4200 Data Sheet, Rev. 0
102
Freescale Semiconductor
the value of this register lies in the range [1:15]; however, the current implementation supports values in
the range [1:32767].
3.2.3.5.4
Channel Status Error Counter n Register, n = [0:1] (CSECnR)
Address 0x2C, 0x2E
Reset
0x0
Channel status error counters CSEC0R and CSEC1R wrap around after they reach the maximum value.
These registers are reset when leaving the configuration state.
CSEC0R is assigned to channel A of the CC.
CSEC1R is assigned to channel B of the CC.
The controller generates a slot status vector for:
every static slot
dynamic slots during which the controller receives or transmits a frame
symbol window
network idle time on either channel
The controller increments the corresponding channel status error counter once if any slot status error bit
(bits 0–3 of the slot status vector) is set.
Channel status error counters are independent of other slot status monitoring mechanisms, i.e. message
buffers (
Section 3.2.3.7, “Message Buffers and FIFO Configuration Related Registers
”), slot status
registers (
Section 3.2.3.6.8, “Slot Status n Register with n = [0:7] (SSnR)
”), and slot status counters
(
Section 3.2.3.5.7, “Slot Status Counter n Register, n = [0:7] (SSCnR)
”).
NOTE
To determine the number of errors that occurred during a certain period
of time, the host must store intermediate values of the channel status
error counters.
If a frame exceeds a slot boundary, the controller increments the channel
status error counter twice, because a slot boundary violation always
affects two slots.
15
14
13
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11
10
9
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CNT14
CNT13
CNT12
CNT11
CNT10
CNT9
CNT8
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5
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CNT6
CNT5
CNT4
CNT3
CNT2
CNT1
CNT0
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rh
Figure 3-66. Channel Status Error Counter n Register, n = [0:1]
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PDF描述 |
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