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參數資料
| 型號： | PFR4200MPB40 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數： | 104/260頁 |
| 文件大小： | 1782K |
| 代理商： | PFR4200MPB40 |
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MFR4200 FlexRay Communication Controller
MFR4200 Data Sheet, Rev. 0
104
Freescale Semiconductor
3.2.3.5.7
Slot Status Counter n Register, n = [0:7] (SSCnR)
Address SSC0R=0x4C, SSC1R=0x4E, SSC2R=0x50, SSC3R=0x52, SSC4R=0x54, SSC5R=0x56, SSC6R=0x58,
SSC7R=0x5A
Reset
0x0
Slot status counters may trigger interrupts via the SSCIR register (see
Section 3.2.3.5.9, “Slot Status
Counter Incrementation Register (SSCIR)
”). These interrupts may be enabled via the SSCIMR register
(see
Section 3.2.3.5.10, “Slot Status Counter Interrupt Mask Register (SSCIMR)
”). Refer to
Table 3-4
for
slot status monitoring availability in different protocol states.
The controller increments the internal slot status counter whenever the slot status provided by the protocol
engine fulfills the status condition specified in the corresponding slot status counter condition register
SSCCnR. The internal slot status counter is not directly visible to the host. Depending on the value of bit
MULTCYC of the corresponding register SSCCnR (see
Section 3.2.3.5.8, “Slot Status Counter Condition
n Register, n = [0:7] (SSCCnR)
”), the controller either clears the internal slot status counter with every
cycle start (MULTCYC = 0) or keeps on incrementing continuously (MULTCYC = 1).
The host always gets the value of the internal slot status counter for the previous comunication cycle
(MULTCYC = 0) or cycles (MULTCYC = 1), when accessing slot status counters SSCnR.
Slot status counters do not wraparound.
NOTE 1
To clear slot status counter SSCnR, the host must reset bit MULTCYC
in the corresponding slot status counter condition register SSCCnR. The
controller will then reset the internal slot status counter at the beginning
of the following cycle, and the host will get the accumulated value of the
internal slot status counter at the end of the following cycle.
The controller clears all internal slot status counters when leaving the
configuration state.
The controller clears an internal slot status counter at the beginning of
every cycle, if bit MULTCYC is 0 in the corresponding slot status
counter condition register.
NOTE 2
The controller provides four independent slot status monitoring
mechanisms:
15
14
13
12
11
10
9
8
CNT15
CNT14
CNT13
CNT12
CNT11
CNT10
CNT9
CNT8
rh
rh
rh
rh
rh
rh
rh
rh
7
6
5
4
3
2
1
0
CNT7
CNT6
CNT5
CNT4
CNT3
CNT2
CNT1
CNT0
rh
rh
rh
rh
rh
rh
rh
rh
Figure 3-69. Slot Status Counter n Register, n = [0:7]
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