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參數(shù)資料
| 型號： | PFR4200MPB40 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數(shù)： | 108/260頁 |
| 文件大小： | 1782K |
| 代理商： | PFR4200MPB40 |
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MFR4200 FlexRay Communication Controller
MFR4200 Data Sheet, Rev. 0
108
Freescale Semiconductor
Via this register, the host may enable individually each bit in the SSCIR (see
Section 3.2.3.5.9, “Slot Status
Counter Incrementation Register (SSCIR)
”) to trigger the interrupt SSINT in the ISR0 (see
Section 3.2.3.6.6, “Interrupt Status Register 0 (ISR0)
”.
1 – If the corresponding bit in register SSCIR is set, trigger the interrupt SSINT.
0 – Ignore the corresponding bit in register SSCIR; do not trigger an interrupt.
3.2.3.6
Interrupt and Error Signaling Related Status Registers
3.2.3.6.1
Receive Buffer Interrupt Vector Register (RBIVECR)
Address 0x24
Reset
0x0
This register indicates the lowest numbered receive message buffer that has its interrupt status flag (IFLG)
and its interrupt enable (IENA) bits set. The register is cleared by a hard reset or by leaving the
configuration state.
NOTE
After an IFLG has been set or cleared, the CC updates the RBIVECR
register after 1 μT.
The RBIVECR register contains valid data only if the RXIF bit is set
(see
Section 3.2.3.6.6, “Interrupt Status Register 0 (ISR0)
”).
If there are no IFLG bits set for any receive message buffers that have
their IENA bit set, then the CC sets the RBIVECR register to 0x0000
(IFLG, IENA — see
Section 3.2.3.7.2, “Message Buffer Control,
Configuration and Status n Register, n = [0:58] (BUFCSnR)
”).
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Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
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Reserved
Reserved
RBIVEC5
RBIVEC4
RBIVEC3
RBIVEC2
RBIVEC1
RBIVEC0
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Figure 3-73. Receive Buffer Interrupt Vector Register
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PDF描述 |
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