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參數資料
| 型號： | ML671000 |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 24 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128 |
| 文件頁數： | 293/303頁 |
| 文件大?。?/td> | 1395K |
| 代理商： | ML671000 |
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Contents-5
10.2.11. DMA Command Register (DCMD) ............................................................................10-14
10.2.12. DMA End Status Register (DMAEST) .......................................................................10-15
10.2.13. DMA Status Register (DMAST) .................................................................................10-16
10.2.14. DMA Request Status Register (DREQST)..................................................................10-17
10.3. Operational Description .....................................................................................................10-18
10.3.1. Transfer Requests..........................................................................................................10-18
10.3.2. Addressing Mode ..........................................................................................................10-21
10.3.3. Transfer Modes .............................................................................................................10-23
10.3.4. Access Data Sizes .........................................................................................................10-25
10.3.5. Channel Priority Order ..................................................................................................10-25
10.3.6. DMA Transfer End Conditions .....................................................................................10-25
10.4. DMA Transfer Timing .......................................................................................................10-27
10.4.1. DMA Transfer Start Timing..........................................................................................10-27
10.4.2. Examples of DMA transfer timing ................................................................................10-28
10.5. Usage Notes........................................................................................................................10-32
Chapter 11 Universal Serial Bus Device Controller (USBC)
11.1. Overview .............................................................................................................................11-2
11.1.1. Block Diagram...............................................................................................................11-3
11.1.2. Pins ................................................................................................................................11-4
11.1.3. Control Registers ...........................................................................................................11-4
11.2. Detailed Control Register Descriptions...............................................................................11-6
11.2.1. Device Address Register (DVCADR) ...........................................................................11-6
11.2.2. Device Status Register (DVCSTAT) .............................................................................11-6
11.2.3. Packet Error Register (PKTERR)..................................................................................11-7
11.2.4. FIFO Status Registers (FIFOSTATn, n=1 to 2).............................................................11-8
11.2.5. Frame Number Register Pair (FRAMEMSB and FRAMELSB) ...................................11-9
11.2.6. Endpoint Packet Ready Register (PKTRDY) ..............................................................11-10
11.2.7. Endpoint 0 Receive Byte Count Register (EP0RXCNT).............................................11-12
11.2.8. Endpoint 1 Receive Byte Count Register (EP1RXCNT).............................................11-12
11.2.9. Endpoint 2 Receive Byte Count Register (EP2RXCNT).............................................11-13
11.2.10. Endpoint 3 Receive Byte Count Register Pair
(EP3RXCNTMSB and EP3RXCNTLSB)...................................................................11-14
11.2.11. Transmit FIFO Buffer Clear Register (CLRFIFO) ......................................................11-15
11.2.12. Software Reset Register (SOFTRST) ..........................................................................11-15
11.2.13. Request Setup Registers...............................................................................................11-16
11.2.14. Interrupt Enable Registers (INTENBLn, n=1 to 2) .....................................................11-18
11.2.15. Interrupt Status Registers (INTSTATn, n=1 to 2) .......................................................11-19
11.2.16. Endpoint 2 DMA Control Register (DMACON2).......................................................11-22
11.2.17. Endpoint 2 DMA Interval Register (DMAINTVL2) ...................................................11-22
11.2.18. Endpoint 3 DMA Control Register (DMACON3).......................................................11-23
11.2.19. Endpoint 3 DMA Interval Register (DMAINTVL3) ...................................................11-24
11.2.20. Endpoint 0 Receive Control Register (EP0RXCON) ..................................................11-24
11.2.21. Endpoint 0 Receive Data Toggle Register (EP0RXTGL) ...........................................11-25
11.2.22. Endpoint 0 Receive Payload Register (EP0RXPLD) ..................................................11-25
11.2.23. Endpoint 1 Control Register (EP1CON) .....................................................................11-26
11.2.24. Endpoint 1 Data Toggle Register (EP1TGL) ..............................................................11-27
11.2.25. Endpoint 1 Payload Register (EP1PLD)......................................................................11-27
11.2.26. Endpoint 0 Transmit Control Register (EP0TXCON) .................................................11-28
11.2.27. Endpoint 0 Transmit Data Toggle Register (EP0TXTGL) ..........................................11-28
11.2.28. Endpoint 0 Transmit Payload Register (EP0TXPLD) .................................................11-29
11.2.29. Endpoint 0 Status Register (EP0STAT) ......................................................................11-29
11.2.30. Endpoint 2 Control Register (EP2CON) .....................................................................11-30
11.2.31. Endpoint 2 Data Toggle Register (EP2TGL) ..............................................................11-31
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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