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參數(shù)資料
| 型號(hào)： | ML671000 |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 24 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 110/303頁 |
| 文件大小： | 1395K |
| 代理商： | ML671000 |
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ML671000 User’s Manual
Chapter 11 Universal Serial Bus Device Controller (USBC)
11-10
11.2.6. Endpoint Packet Ready Register (PKTRDY)
This 8-bit read/write register gives the packet transmit/receive status for each endpoint.
After a system reset or bus reset, the contents are 0x00.
76
543
210
EP3TRDY
EP2TRDY
EP1TRDY
EP0TRDY
EP3RRDY
EP2RRDY
EP1RRDY
EP0RRDY
Figure 11-8 Endpoint Packet Ready Register (PKTRDY)
■ Bit Descriptions
EP3TRDY: EP3 transmit packet ready
Setting this bit to "1" starts endpoint 3 packet transmit operation. Always write the
transmit data to the FIFO buffer first, however.
If endpoint 3 is transmitting, and the EP3PRIE bit in interrupt enable register 1
(INTENBL1) is "1," the transition of EP3TRDY to "0" produces an EP3 packet
ready interrupt.
EP2TRDY: EP2 transmit packet ready
Setting this bit to "1" starts endpoint 2 packet transmit operation. Always write the
transmit data to the FIFO buffer first, however.
If endpoint 2 is transmitting, and the EP2PRIE bit in interrupt enable register 1
(INTENBL1) is "1," the transition of EP2TRDY to "0" produces an EP2 packet
ready interrupt.
EP1TRDY: EP1 transmit packet ready
Setting this bit to "1" starts endpoint 1 packet transmit operation. Always write the
transmit data to the queue first, however.
This bit returns to "0" when an ACK from the host indicates that the data was sent
successfully.
If endpoint 1 is transmitting, and the EP1PRIE bit in interrupt enable register 1
(INTENBL1) is "1," the transition of EP1TRDY to "0" produces an EP1 packet
ready interrupt.
EP0TRDY: EP0 transmit packet ready
Setting this bit to "1" starts endpoint 0 packet transmit operation. Always write the
transmit data to the queue first, however.
This bit returns to "0" when an ACK from the host indicates that the data was sent
successfully.
If the EP0PRIE bit in interrupt enable register 1 (INTENBL1) is "1," the transition
of EP0TRDY to "0" produces an EP0 packet ready interrupt.
Setting an endpoint transmit packet ready (EPxTRDY) bit to "0" before writing transmit data to the
FIFO buffer transmits a zero-length data packet.
Endpoints 2 and 3 has paired FIFO buffers.
Each FIFO buffer has its own transmit packet ready bit. Writing "1" to EP2TRDY (or EP3TRDY)
sets the transmit packet ready bits for the FIFO buffers containing transmit data to "1" and starts the
corresponding transmit operations.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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