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參數(shù)資料
| 型號(hào)： | ML671000 |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 24 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 267/303頁 |
| 文件大小： | 1395K |
| 代理商： | ML671000 |
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ML671000 User’s Manual
Chapter 4 Interrupt Controller
4-17
4.5.
Sampling Timing for External Interrupt Requests
The interrupt controller sets the interrupt request bits for the external FIQ interrupt requests and
external interrupt requests based on its sampling of the input signals from the nEFIQ and nEIR[7:0]
pins.
Figure 4-10 shows the timing for sampling the external FIQ interrupt request signal and setting the
EFIQR bit in the external FIQ control register (EFIQCON).
The interrupt controller samples the nEFIQ pin input at the rising edges of the system clock
(SYSCLK). If this sampling reveals a transition from “H” level to “L,” the interrupt controller sets
the EFIQR bit to “1” at the next SYSCLK rising edge to produce an FIQ exception request to the
CPU.
Because of this sampling timing, the width of the “H” and “L” level pulses in the nEFIQ pin input
must be at least two system clock (SYSCLK) periods.
SYSCLK
(CLKOUT)
nEFIQ pin
EFIQR bit
Set to "1"
Figure 4-10
Sampling Timing for FIQ Input
Figure 4-11 shows the timing for sampling the external interrupt request signal and setting the
corresponding interrupt request bit in interrupt request register 1(IRR1).
The interrupt controller samples the nEIR[7:0] pin input at the rising edges of the system clock
(SYSCLK). If the external interrupt control register (EIRCON) specifies a falling edge as the
interrupt trigger, and this sampling reveals a transition from “H” level to “L,” the interrupt controller
sets the corresponding interrupt request bit in interrupt request register 1 (IRR1) at the next
SYSCLK rising edge to produce an IRQ exception request to the CPU.
If the external interrupt control register (EIRCON) specifies “L” level input as the interrupt trigger,
and this sampling reveals same, the interrupt controller sets the corresponding interrupt request bit in
interrupt request register 1 (IRR1) at the next SYSCLK rising edge to produce an IRQ exception
request to the CPU.
It continues doing so as long as there is “L” level input at each sampling interval.
Because of this sampling timing, the width of the “H” and “L” level pulses in the nEIR[7:0] pin
input must be at least two system clock (SYSCLK) periods.
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