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參數(shù)資料
| 型號： | ML671000 |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 24 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 271/303頁 |
| 文件大?。?/td> | 1395K |
| 代理商： | ML671000 |
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Contents-3
6.3.2.
Watchdog Timer (WDT) .................................................................................................6-7
6.3.3.
Watchdog Timer Overflow Interval (tWDT)...................................................................6-8
6.3.4.
Watchdog Timer Operation .............................................................................................6-9
6.3.5.
Interval Timer Operation ...............................................................................................6-11
Chapter 7
Timers
7.1.
Overview ...............................................................................................................................7-2
7.1.1.
Block Diagram.................................................................................................................7-2
7.1.2.
Pins ..................................................................................................................................7-4
7.1.3.
Control Registers .............................................................................................................7-5
7.2.
Detailed Control Register Descriptions.................................................................................7-6
7.2.1.
Flexible Timer Control Registers (TMnCON, n=0 to 1) .................................................7-6
7.2.2.
General-Purpose Timer Control Registers (TMnCON, n=2 to 3)....................................7-7
7.2.3.
Flexible Timer Status Registers (TMnST, n=0 to 1) .......................................................7-8
7.2.4.
General-Purpose Timer Status Registers (TMnST, n=2 to 3)..........................................7-8
7.2.5.
Timer Counters (TMnC, n=0 to 3) ..................................................................................7-9
7.2.6.
Timer Registers (TMnC, n=0 to 3) ..................................................................................7-9
7.2.7.
Flexible Timer General-Purpose Registers (TMnGR, n=0 to 1)....................................7-10
7.2.8.
Flexible Timer I/O Level Registers (TMnIOV, n=0 to 1) .............................................7-11
7.2.9.
Flexible Timer Output Registers (TMnOUT, n=0 to 1).................................................7-12
7.2.10. Timer Enable Register (TMEN) ....................................................................................7-13
7.2.11. Timer Disable Register (TMDIS) ..................................................................................7-14
7.3.
Timer Operation ..................................................................................................................7-15
7.3.1.
Flexible Timer Operation ..............................................................................................7-15
7.3.1.1.
Auto Reload Timer Mode ........................................................................................7-15
7.3.1.2.
Compare Out Mode..................................................................................................7-16
7.3.1.3.
Pulse Width Modulation (PWM) Mode...................................................................7-17
7.3.1.4.
Capture Mode ..........................................................................................................7-18
7.3.2.
General-Purpose Timer Operation.................................................................................7-18
7.3.3.
Selecting Clock..............................................................................................................7-19
7.3.4.
Starting/Stopping Timer ................................................................................................7-19
7.4.
Timer I/O Timing ................................................................................................................7-20
7.4.1.
Sampling External Clock Signal ....................................................................................7-20
7.4.2.
Sampling Capture Trigger Input ....................................................................................7-21
7.4.3.
Timer Output Timing.....................................................................................................7-22
Chapter 8
Universal Asynchronous Receiver/Transmitter (UART)
8.1. Overview ..................................................................................................................................8-2
8.1.1. Block Diagram ....................................................................................................................8-3
8.1.2. Pins......................................................................................................................................8-4
8.1.3. Control Registers.................................................................................................................8-5
8.2. Detailed Control Register Descriptions ....................................................................................8-6
8.2.1. UART Buffer Register (RBR/THR)....................................................................................8-6
8.2.2. UART Shift Registers (TSR and RSR) ...............................................................................8-6
8.2.3. FIFO Control Register (FCR) .............................................................................................8-7
8.2.4. Line Control Register (LCR)...............................................................................................8-8
8.2.5. Line Status Register (LSR)................................................................................................8-10
8.2.6. Modem Control Register (MCR) ......................................................................................8-13
8.2.7. Modem Status Register (MSR) .........................................................................................8-14
8.2.8. Scratch Pad Register (SCR) ..............................................................................................8-15
8.2.9. Interrupt Identification Register (IIR) ...............................................................................8-16
8.2.10. Interrupt Enable Register (IER) ......................................................................................8-18
8.2.11. Divisor Latch (DLL and DLM).......................................................................................8-19
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ML87V3104 | 2048 X 1024 DOTS DOT MAT LCD DSPL CTLR, PQFP100 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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