參數(shù)資料
型號： ML671000
廠商： LAPIS SEMICONDUCTOR CO LTD
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 24 MHz, RISC MICROCONTROLLER, PQFP128
封裝： 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128
文件頁數(shù)： 152/303頁
文件大小： 1395K
代理商： ML671000
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ML671000 User’s Manual
Chapter 12
External Memory Controller (XMC)
12-5
12.1.2. Pins
Table 12-1 lists the pins for the external memory controller (XMC).
Table 12-1
External Memory Controller Pins
Nam
e
Symbol
Direction
Description
External address
bus
XA23 to XA1,
nLB/XA0
Output
External address bus. The least significant bit
doubles as address bit 0 (XA0) and the lower byte
selector (nLB) for banks 0 and 1. XA23 to XA16
represent the secondary functions for the Port 0
(P0[7:0]) pins.
External data bus
XD15 to XD0
I/O
External data bus
Bank 0 chip select
nCS0
Output
Bank 0 chip select signal
Bank 1 chip select
nCS1
Output
Bank 1 chip select signal. This represents the
secondary function for the pin P1[6].
Bank 0/1 read
nRD
Output
Bank 0/1 read signal
Bank 0/1 write
enable
nWRE/nWRL
Output
Bank 0/1 lower byte write enable (nWRL) or write
enable (WRE) signal
Bank 0/1 write
control
nHB/nWRH
Output
Bank 0/1 upper byte write enable (nWRH) or upper
byte select (nHB) signal. This represents the
secondary function for the pin P1[5].
Bank 2 RAS
nRAS0
Output
Bank 2 row address strobe signal. This represents
the secondary function for the pin P1[2].
Bank 3 RAS
nRAS1
Output
Bank 3 row address strobe signal. This represents
the secondary function for the pin P1[4].
Bank 2/3 CAS
nCASL/nCAS
Output
Bank 2/3 column address strobe (nCAS) or lower
byte column address strobe (nCASL) signal. This
represents the secondary function for the pin P1[1].
Bank 2/3 control
nCASH/nWH
Output
Bank 2/3 upper byte write enable (nWH) or upper
byte column address strobe (nCASH) signal. This
represents the secondary function for the pin P1[3].
Bank 2/3 write
control
nWE/nWL
Output
Bank 2/3 lower byte write enable (nWL) or write
enable (nWE) signal. This represents the secondary
function for the pin P1[0].
Read strobe
nR/W
Output
Read signal for all banks
Wait input
nXWAIT
Input
Wait cycle extension. This represents the secondary
function for the pin P1[7].
Bus release
request
nBREQ
Input
Bus release request from external devices. This
represents the secondary function for the pin P6[6].
Bus release
acknowledgment
nBACK
Output
Bus release acknowledgment to external devices.
This represents the secondary function for the pin
P6[7].
Data bus width
select
DBSEL
Input
During a reset, this input specifies the width of the
bank 0 external data bus. Input “H” level for 16
bits; “L” level for 8 bits.
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