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參數(shù)資料
| 型號： | MC68322FT16 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 33/283頁 |
| 文件大小： | 1602K |
| 代理商： | MC68322FT16 |
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Print Engine Interface
MOTOROLA
MC68322 USER’S MANUAL
10-15
10.3.4 PLL Video Clock Divisor
The 8
× PLL circuitry can clock on either the rising edge or both edges of its clock. This is
controlled by the PVCCR’s PLE bit. If the PLL clocks on the rising edge, it divides its input
clock by eight to produce a dot clock. This dot clock will have no more than 1/8 dot jitter. If
the PLL clocks on both edges, it divides its input clock by four to produce a dot clock. When
PLD = 00 or 10, and PLE = 01, the dot clock has no more than 1/7 dot jitter. When the duty
cycle of the VCLK is less than 50%, the amount of jitter will increase when using both clock
edges. The duty cycle does not adversely affect the jitter of the dot clock when using the
rising edge only mode. PLD and PLE have an effect only when the PVCCR’s VCS bit selects
the PLL clock. After changing the PLD or PLE bits, a PVC soft-reset must be posted. The
PLD and PLE bits should only be changed between pages when the video state machine is
inactive. Table 10-2 lists all values of PLD, PLE, and the resulting dot clock.
In some cases there are multiple configurations that produce the same effective dot clock.
It is preferable to use the rising edge of the clock when there is a choice because it will
produce slightly less jitter.
The prescaler can be set to divide by three. This is useful in a situation where only one
resolution is required because this would allow a common input clock for both VCLK and
CLK2. For example, if an 8 ppm engine at 300
× 300 dpi requires a dot clock of 2.5 MHz,
then VCLK could be 30 MHz. This 30-MHz clock could also be used for the processor clock
(CLK2) so that an oscillator could be eliminated from the board.
Table 10-2. PLL Video Clock Divisor
PLD
ENCODING
PLE
ENCODING
PRESCALE
VALUE
CLOCK EDGE
DOT CLOCK
CLOCK
JITTER
0
1
+1
Rising
Both
VCLK
÷ 8
VCLK
÷ 4
1/
8 Dot
1/
7 Dot
1
0
1
+2
Rising
Both
VCLK
÷ 16
VCLK
÷ 8
1/
8 Dot
1/
8 Dot
2
0
1
+3
Rising
Both
VCLK
÷ 24
VCLK
÷ 12
1/
8 Dot
1/
7 Dot
3
0
1
+4
Rising
Both
VCLK
÷ 32
VCLK
÷ 16
1/
8 Dot
1/
8 Dot
NOTE: ClockJitter When PLLDIV = 0 And PLL EDGE = 1 Is Dependent On VCLK Input Clock Symmetry.
F
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sc
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關PDF資料 |
PDF描述 |
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