參數(shù)資料
型號: MC68322FT16
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160
封裝: PLASTIC, QFP-160
文件頁數(shù): 237/283頁
文件大?。?/td> 1602K
代理商: MC68322FT16
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Bus Operation
4-10
MC68322 USER’S MANUAL
MOTOROLA
The external bus master can negate BR as soon as the MC68322 asserts EDTACK. The
bus is then granted back to the core when BR is negated. If BR is negated before EDTACK
is asserted, BG remains active until EDTACK is asserted and negated. The external bus
master should not assert BR for long periods of time because this would starve the core and
other modules for memory cycles. DRAM accesses and refreshes continue regardless of
bus arbitration. Figure 4-11 illustrates a bus arbitration timing diagram.
Figure 4-11. Bus Arbitration Timing Diagram
4.5.2 External Bus Master Read Cycle
When the external bus master reads from DRAM, chip-selects, or internal registers, the data
is internally latched at the end of the read cycle. The MC68322 asserts EDTACK and drives
the data out onto the data bus. When the external bus master reads from the chip-selects,
the data is latched on the CLK1 that RD is negated. The chip-select devices stop driving the
data bus when RD is negated. When the hold time is satisfied, then the MC68322 drives the
data bus with the data and EDTACK is asserted. The hold time provides a data turnaround
time starting from the time the chip-select device drives the data to the time the MC68322
drives the data. Read data is valid while EDTACK is asserted. When the external bus master
receives EDTACK, it is free to negate AS and to stop driving the address bus. Only
word-sized read cycles are supported. Figure 4-12 illustrates a read cycle from the external
bus master.
A27–A0
AS
CLK1
S0
S4
S6
S0
X
S2
S4WS6
S0
R/W
S2
BG
BR
D15–D0
CONTROLLER
EXTERNAL READ
CONTROLLER
EDTACK
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
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n
c
..
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PDF描述
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