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參數(shù)資料
| 型號(hào)： | MC68322FT16 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 278/283頁(yè) |
| 文件大?。?/td> | 1602K |
| 代理商： | MC68322FT16 |
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DMA Interface
MOTOROLA
MC68322 USER’S MANUAL
8-5
8.4 DMA INTERRUPT EVENT REGISTERS
The DMA interface provides two memory-mapped interrupt event registers for each DMA
channel. These registers provide real-time and interrupt status to the core. Figure 8-4
illustrates the two DMA interrupt registers.
Figure 8-4. DMA Interrupt Event Registers
Interrupt events for either channel can be individually enabled or disabled by programming
each bit of the enable field. Setting each bit enables its respective event and clearing it
masks the event. If an event is enabled, an interrupt is sent to the core. The following are
GDMA and PDMA interrupt events and their bit field descriptions.
BSY—Busy
This bit is set when the DMA channel’s transfer count field is written, indicating that the
channel is active and that the core should not write to the channel’s configuration registers.
This bit is cleared when the final transfer has completed and the channel remains idle and
is ready to accept new register values.
FLL—Full
This bit is set when byte- or word-sized data is held in the DMA data latch and is cleared
when the transfer operation is complete. The combination of the BSY and FLL bits indicate
real-time status.
TCR and CMP—Terminal Count Reached and Complete
The TCR bit indicates when a DMA transfer is completed under normal termination (the
number of transfer operations equals the value programmed in the channel’s configuration
register transfer count field). When the TCR bit is set, the DMA channel is finished with its
transfer. The CMP bit is then set, indicating that the DMA registers are ready to be written
for the next DMA transfer.
Note: The DMA interrupt registers are located in the interrupt register portion of the
memory map and are therefore not necessarily located contiguously with the
other DMA registers.
00FFF740
00FFF742
00FFF744
00FFF750
00FFF752
00FFF754
ENABLE
TCR
FLL
CMP
ILA
INTERRUPT
LEVEL
BSY
GDMA INTERRUPT
EVENT REGISTER
PDMA INTERRUPT
EVENT REGISTER
ENABLE
TCR
FLL
CMP
INTERRUPT
LEVEL
BSY
= RESERVED
15
14
13
12
11
10
9
8
7
65432
1
0
15
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10
9
8
7
65432
1
0
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
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