參數(shù)資料
型號: MC68322FT16
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160
封裝: PLASTIC, QFP-160
文件頁數(shù): 233/283頁
文件大?。?/td> 1602K
代理商: MC68322FT16
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Bus Operation
4-6
MC68322 USER’S MANUAL
MOTOROLA
Figure 4-7. Word Write Cycle Timing Diagram to DRAM
4.3 INTERRUPT ACKNOWLEDGE BUS CYCLE
Whenever an interrupt is generated by one of the modules on the MC68322 (or when an
external interrupt arrives), a bit will be set in the corresponding interrupt event register and
the internal IPLX signals will be asserted according to the level programmed for that module.
In response to these active internal IPLx signals, the core transparently initiates an interrupt
acknowledge cycle. During this cycle, the core sets all internal function code signals
(FC2–FC0) high, displays the interrupt level on internal A3–A1, drives A23–A4 and the
internal A0 high, and initiates a read cycle. All MC68322 interrupts are autovectored.
During the interrupt acknowledge bus cycle, with AS detected, an internal AVEC signal is
asserted to the core as an indication that the interrupt is an automatic vector interrupt. AVEC
is negated when AS goes inactive. The internal IPL2–IPL0 signals remain asserted until the
core clears the interrupt event by clearing the appropriate bit in the module’s interrupt event
register. The IPLx signals can, however, change from one level to another before they are
serviced if a different level interrupt is generated. As part of the interrupt handling routine,
the interrupt sources of that level should be cleared. Figure 4-8 illustrates the internal
interrupt acknowledge timing diagram and Figure 4-9 illustrates the interrupt acknowledge
cycle timing diagram.
S0
S2
S4
S6
S0
S2
S4
CLK1
MA10–MA0
MD15–MD0
AS
CSx
UDS
DTACK
CAS1, CAS0
WE
RAS5–RAS0
ROW
COL. CYCLE 2
WRITE DATA
NOTE: UDS and DTACK are internal signals only.
F
re
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I
Freescale Semiconductor, Inc.
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..
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PDF描述
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