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參數(shù)資料
| 型號(hào)： | MC68322FT16 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 227/283頁(yè) |
| 文件大?。?/td> | 1602K |
| 代理商： | MC68322FT16 |
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MOTOROLA
MC68322 USER’S MANUAL
4-1
SECTION 4
BUS OPERATION
The MC68322 bus consists of the address and data buses (A25–A0 and D15–D0
respectively). These are separate parallel buses that transfer data using an asynchronous
protocol. The graphics bus consists of the MC68322’s DRAM address and data buses
(MA10–MA0 and MD15–MD0 respectively), which are separate parallel buses on which
data is transferred to and from DRAM using an asynchronous protocol. This section
describes control signals and bus operation during data transfers on the MC68322 bus and
graphics bus. It also describes arbitration of the bus and external bus mastership.
Except during external bus mastership, the EC000 core directs the MC68322 bus and
graphics bus using the following the CSx, RD, WRU, WRL, R/W, RAS5–RAS0,
CAS1–CAS0, MA10–MA0, and WE control signals to transfer data. These control signals
indicate the bus cycle beginning and type as well as the address space and size of the
transfer. They control all transfers to and from the core including:
Internal registers read or write
ROM read
DRAM read or write
I/O read or write
4.1 EC000 CORE READ CYCLE
During a read cycle, the core receives data from memory (DRAM or EPROM), an internal
register, or a peripheral device; reading either one or two bytes of data in all cases. If the
instruction specifies a word (or long-word) operation, the core reads both upper and lower
bytes simultaneously. When the instruction specifies a byte operation, the core uses the
internal A0 bit to determine which byte to read. Once the data is received, the core correctly
positions the byte internally. Figure 4-1 illustrates a word- and byte-sized read cycle
flowchart. Figure 4-2 illustrates the internal word read cycle timing diagram to chip-selects.
Figure 4-3 illustrates the internal byte- and word-sized read cycle timing diagram to
chip-selects, while Figure 4-4 illustrates the internal byte- and word-sized read cycle timing
diagram to DRAM.
Note: AS asserts for MC68322 chip-select bus operations only.
F
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68331CFC20B1 | 32-BIT, 20 MHz, MICROCONTROLLER, PQFP132 |
| MC68331CPV20B1 | 32-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
| MC68331CFC25B1 | 32-BIT, 25 MHz, MICROCONTROLLER, PQFP132 |
| MC68331CPV16B1 | 32-BIT, 16 MHz, MICROCONTROLLER, PQFP144 |
| MC68331CPV20 | 32-BIT, 20.97 MHz, MICROCONTROLLER, PQFP144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MC68328P | 制造商:MOTOROLA 制造商全稱(chēng):Motorola, Inc 功能描述:Integrated Portable System Processor-DragonBall |
| MC68328UM | 制造商:MOTOROLA 制造商全稱(chēng):Motorola, Inc 功能描述:Integrated Portable System Processor-DragonBall |
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