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參數(shù)資料
| 型號(hào)： | M-ORSO82G51BM680-DB |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類(lèi)： | FPGA |
| 英文描述： | FPGA, 1296 CLBS, 333000 GATES, PBGA680 |
| 封裝： | PLASTIC, FBGA-680 |
| 文件頁(yè)數(shù)： | 59/123頁(yè) |
| 文件大?。?/td> | 2207K |
| 代理商： | M-ORSO82G51BM680-DB |
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Lattice Semiconductor
ORCA ORSO82G5 Data Sheet
40
SONET Mode Twin Alignment
Figure 25 describes the clocking scheme for twin alignment. In twin alignment, the valid channel pairs are AA,AB
and AC,AD in quad A and BA,BB and BC,BD in quad B. The gure provides the clocking scheme for quad A as an
example. RSYSCLKA1 should be sourced from RWCKAA or RWCKAB. RSYSCLKA2 should be sourced from
RWCKAC or RWCKAD. This clocking approach provides the required 0 ppm clock frequency matching for each
pair and provides exibility in applications where the two pairs are received from asynchronous sources.
Figure 25. Receive Clocking Diagram for Twin Alignment in Quad A
RBC0
RBC1
311.04 MHz
SERDES
2.488
REFCLK[P,N]
(155.52 MHz)
DEMUX
RWCK[AA or AB] (77.76 MHz)
Framer,
descrambler
FPGA
32b
Cell
extractor
RxFIFO
IPC8/
32b
other links in quad
RCK78A
SYSCLK156[A1,A2,8]
Alignment
FIFO
SPE
generator
RSYSCLKA1 (77.76)
RBC0
RBC1
311.04 MHz
SERDES
REFCLK[P,N]
(155.52 MHz)
DEMUX
RWCK[AC or AD] (77.76 MHz)
Framer,
descrambler
32b
Cell
extractor
RxFIFO
IPC8/
32b
other links in quad
RCK78A
SYSCLK156[B1,B2,8]
Alignment
FIFO
SPE
generator
RSYSCLKA2 (77.76)
2.488
160b
+ 1 SOC
160b
+ 1 SOC
IPC2
Gbits/s
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