參數(shù)資料
型號： LH7A404N0F000B3
廠商： NXP Semiconductors N.V.
元件分類： 數(shù)學(xué)處理器
英文描述： 32-Bit System-on-Chip
封裝： LH7A404N0F000B3<SOT1021-1 (LFBGA324)|<<http://www.nxp.com/packages/SOT1021-1.html<1<Always Pb-free,;LH7A404N0F092B3<SOT1021-1 (LFBGA324)|<<http://www.nxp.com/packages/SOT
文件頁數(shù)： 36/75頁
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代理商： LH7A404N0F000B3
LH7A404
32-Bit System-on-Chip
36
Preliminary data sheet
NXP Semiconductors
Table 12. AC Signal Characteristics
SIGNAL
TYPE
LOAD
SYMBOL
MIN.
MAX.
DESCRIPTION
NOTES
ASYNCHRONOUS MEMORY INTERFACE SIGNALS (+ [wait states
×
HCLK period])
50 pF
tRC
4 × tHCLK – 7.0 ns 4 × tHCLK + 7.5 ns Read Cycle Time
50 pF
tWC
4 × tHCLK – 7.0 ns 4 × tHCLK + 7.5 ns Write Cycle Time
—
tWS
tHCLK ns
tDVWE
tHCLK – 6.0 ns
tDHWE
tHCLK – 7.0 ns
tDVBE
tHCLK – 5.0 ns
tDHBE
tHCLK – 7.0 ns
tDSCS
15 ns
tDHCS
0 ns
tDSOE
15 ns
tDHOE
0 ns
tDSBE
15 ns
tDHBE
0 ns
tCS
2 × tHCLK – 3.0 ns 2 × tHCLK + 3.0 ns nCSx Width
tAVCS
tHCLK – 4.0 ns
tAHCS
tHCLK
tWE
tHCLK – 2.0 ns
tAVWE
tHCLK – 4.0 ns
tCSHWE
tHCLK – 1.0 ns
tOE
2 × tHCLK – 3.0 ns 2 × tHCLK + 3.0 ns nOE Width
tAVOE
tHCLK – 4.0 ns
tAHOE
tHCLK
tBEW
tHCLK – 5.0 ns
tAVBE
tHCLK – 2.0 ns
tCSHBE
tHCLK
tBER
2 × tHCLK – 5.0 ns 2 × tHCLK + 3.0 ns nBLE Width
tAVBE
tHCLK – 2.0 ns
tAHBE
tHCLK
SYNCHRONOUS MEMORY INTERFACE SIGNALS (‘-092’ parts
/
’-000’ parts)
tOVA
—
tOHA
1.5/1.5 ns
A[27:0]
Output
Output
—
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
tHCLK ns
tHCLK – 2.0 ns
tHCLK + 2.0 ns
tHCLK – 1.0 ns
tHCLK + 3.0 ns
—
—
—
—
—
—
Wait State Width
Data Valid to Write Edge (nWE invalid)
Data Hold after Write Edge (nWE invalid)
Data Valid to nBLE Invalid
Data Hold after nBLE Invalid
Data Setup to nCSx Invalid
Data Hold to nCSx Invalid
Data Setup to nOE Invalid
Data Hold to nOE Invalid
Data Setup to nBLE Invalid
Data Hold to nBLE Invalid
D[31:0]
Output 50 pF
Input
—
nCS[7:0]
Output 50 pF
tHCLK
Address Valid to nCSx Valid
Address Hold after nCSx Invalid
nWE Width
Address Valid to nWE Valid
nCSx Hold after nWE Invalid
tHCLK + 4.5 ns
tHCLK + 1.0 ns
tHCLK ns
tHCLK + 2.0 ns
nWE
Output 50 pF
nOE
Output 50 pF
tHCLK
Address Valid to nOE Valid
Address Hold after nOE Invalid
nBLE Width
Address Valid to nBLE Valid
nCSx Hold after nBLE Invalid
tHCLK + 4.5 ns
tHCLK
tHCLK
tHCLK + 3.0 ns
nBLE (Write)
Output
50 pF
nBLE (Read)
Output 50 pF
tHCLK
Address Valid to nBLE Valid
Address Hold after nBLE Invalid
tHCLK + 4.5 ns
SA[13:0]
Output
50 pF
5.5/7.5 ns
—
Address Valid
Address Hold
2
2
A[17:16]/
SB[1:0]
Output
50 pF
tOVB
—
5.5/7.5 ns
Bank Select Valid
2
D[31:0]
Output
50 pF
tOHD
tOVD
tISD
tIHD
tOVCA
tOHCA
tOVRA
tOHRA
tOVSDW
tOHSDW
tOVC0
tOVDQ
1.5ns
2 ns
1.5/2.5 ns
1.0/1.5 ns
2 ns
1.5/2 ns
2 ns
1.5/2 ns
2 ns
1.5/2 ns
2 ns
2 ns
—
Data Hold
Data Valid
Data Setup
Data Hold
CAS Valid
CAS Hold
RAS Valid
RAS Hold
Write Enable Valid
Write Enable Hold
Clock Enable Valid
Data Mask Valid
2
2
2
2
2
2
2
2
2
2
2
2
5.5/7.5 ns
—
—
5.5/7.5 ns
—
5.5/7.5 ns
—
5.5/7.5 ns
—
5.5/7.5 ns
5.5/7.5 ns
Input
—
nCAS
Output
50 pF
nRAS
Output
50 pF
nSWE
Output
50 pF
SCKE[1:0]
DQM[3:0]
Output
Output
50 pF
50 pF
nSCS[3:0]
Output
50 pF
tOVSC
tOHSC
PCMCIA INTERFACE SIGNALS (+ [wait states × HCLK period])
tOVDREG
—
tOHDREG
4 × tHCLK – 5 ns
2 ns
1.5/2 ns
5.5/7.5 ns
—
Synchronous Chip Select Valid
Synchronous Chip Select Hold
2
2
nPCREG
Output
50 pF
tHCLK + 5 ns
—
nREG Valid
nREG Hold
相關(guān)PDF資料
PDF描述
LH7A404N0F092B3 32-Bit System-on-Chip
LLNRK LLNRK/LLSRK Series POWR-PRO Class RK1
LLZ4V7 500mW Hermetically Sealed Glass Zener Voltage Regulators
LLZ43V 500mW Hermetically Sealed Glass Zener Voltage Regulators
LLZ47V 500mW Hermetically Sealed Glass Zener Voltage Regulators
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參數(shù)描述
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