參數(shù)資料
型號： ISP1561BM
廠商： NXP SEMICONDUCTORS
元件分類： 總線控制器
英文描述： ISP1561BM
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PQFP128
封裝： 14 X 14 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-420-1, LQFP-128
文件頁數(shù)： 95/102頁
文件大?。?/td> 2875K
代理商： ISP1561BM
Philips Semiconductors
ISP1561
USB PCI host controller
Product data
Rev. 01 — 06 February 2003
95 of 102
9397 750 10015
Koninklijke Philips Electronics N.V. 2003. All rights reserved.
17. Timing
[1]
REQ# and GNT# are point-to-point signals. GNT# has a setup of 10 ns; REQ# has a setup of 12 ns. All others are bus signals.
Table 133: PCI clock and IO timing
Symbol
Parameter
PCI clock timing; see
Figure 5
T
cyc
CLK cycle time
t
high
CLK HIGH time
t
low
CLK LOW time
SR
CLK
CLK slew rate
SR
RST#
RST# slew rate
PCI input timing; see
Figure 6
t
su
input setup time to CLK
(bus signal)
t
su(ptp)
input setup time to CLK
(point-to-point)
[1]
t
h
input hold time for CLK
PCI output timing; see
Figure 7
t
val
CLK to signal valid delay
(bus signal)
t
val(ptp)
CLK to signal valid delay
(point-to-point)
[1]
t
on
float to active delay
t
off
active to float delay
PCI reset timing
t
rst-clk
reset active time after CLK
stable
t
rst
reset active time after CLK
stable
Conditions
Min
Typ
Max
Unit
30
11
11
1
50
-
-
-
-
-
-
-
-
4
-
ns
ns
ns
V/ns
mV/ns
7
-
-
ns
10
-
-
ns
10
-
-
ns
2
-
11
ns
2
-
12
ns
2
-
-
-
-
28
ns
ns
100
-
-
μ
s
1
-
-
ms
Fig 5.
PCI clock.
minimum value
0.4VDD
Tcyc
MBL341
tHIGH
tLOW
0.6VDD
0.5VDD
0.4VDD
0.3VDD
0.2VDD
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