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參數(shù)資料
| 型號(hào)： | ISP1161ABM |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類(lèi)： | 總線控制器 |
| 英文描述： | Full-speed Universal Serial Bus single-chip host and device controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 7 X 7 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-414-1, LQFP-64 |
| 文件頁(yè)數(shù)： | 38/134頁(yè) |
| 文件大小： | 587K |
| 代理商： | ISP1161ABM |
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Philips Semiconductors
ISP1161A
Full-speed USB single-chip host and device controller
Product data
Rev. 03 — 23 December 2004
38 of 134
9397 750 13962
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
9.5.2
Control transaction limitations
The different phases of a Control transfer (SETUP, Data and Status) should never be
put in the same ATL.
9.6 Microprocessor loading
The maximum amount of data that can be transferred for an endpoint during one
frame is 1023 bytes. The number of USB packets that are needed for this batch of
data depends on the maximum packet size that is specified.
The HCD has to schedule the transactions in a frame. On the other hand, the HCD
must have the ability to handle the interrupts coming from the HC every 1 ms. It must
also be able to do the scheduling for the next frame, reading the frame information
from and writing the next frame information to the buffer RAM in the time between the
end of the current frame and the start of the next frame.
9.7 Internal pull-down resistors for downstream ports
There are four internal 15 k
pull-down resistors built into the ISP1161A for the two
downstream ports: two resistors for each port. These resistors are software
selectable by programming bit 12 (2_DownstreamPort15K resistorsel) of the
HcHardwareConfiguration register (20H - read, A0H - write). When bit 12 is logic 0,
external 15 k
pull-down resistors are used. If bit 12 is set to logic 1, the internal
15 k
pull-down resistors are used. See
Figure 33
.
This feature is a cost-saving option. However, the power-on reset default value of
bit 12 is logic 0. If using the internal resistors, the HCD must set this bit status after
every reset, because a reset action (hardware or software) will clear this bit.
Fig 32. HC time domain behavior: example 3.
MGT956
(frame N)
(frame N
+
1)
(frame N
+
2)
(frame N
+
3)
相關(guān)PDF資料 |
PDF描述 |
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