參數(shù)資料
型號： ISP1161ABM
廠商： NXP SEMICONDUCTORS
元件分類： 總線控制器
英文描述： Full-speed Universal Serial Bus single-chip host and device controller
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
封裝： 7 X 7 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-414-1, LQFP-64
文件頁數(shù)： 122/134頁
文件大?。?/td> 587K
代理商： ISP1161ABM
Philips Semiconductors
ISP1161A
Full-speed USB single-chip host and device controller
Product data
Rev. 03 — 23 December 2004
122 of 134
9397 750 13962
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
18.2.8
EOT timing in DC single-cycle DMA
18.2.9
DC burst mode DMA timing
Table 124: Dynamic characteristics: EOT timing in DC single-cycle DMA
Symbol
Parameter
t
RSIH
input RD/WR HIGH after DREQ
on
t
IHAP
DACK off after input RD/WR
HIGH
t
EOT
EOT pulse width
Conditions
Min
22
Typ
-
Max
-
Unit
ns
0
-
-
ns
EOT on;
DACK on; RD/WR
LOW
22
-
-
ns
t
RLIS
t
WLIS
input EOT on after RD LOW
input EOT on after WR LOW
-
-
-
89
89
ns
ns
(1) t
ASRP
starts from DACK or RD/WR going LOW, whichever occurs later.
(2) The RD/WR signals are not used in DACK-only DMA mode.
(3) The EOT condition is considered valid if DACK, RD/WR and EOT are all active (= LOW).
(4) Programmable polarity: shown as active LOW.
Fig 59. EOT timing in DC single-cycle DMA.
004aaa114
DREQ2
tRSIH
tIHAP
tASRP
(1)
tEOT
(3)
tRLIS
tWLIS
EOT
(4)
DACK2
(4)
RD/WR
(2)
Table 125: Dynamic characteristics: DC burst mode DMA timing
Symbol
Parameter
t
RSIH
input RD/WR HIGH after DREQ on
t
ILRP
DREQ off after input RD/WR LOW
t
IHAP
DACK off after input RD/WR HIGH
t
IHIL
DMA burst repeat interval (input
RD/WR HIGH to LOW)
Conditions
Min
22
-
0
180
Typ
-
-
-
-
Max
-
60
-
-
Unit
ns
ns
ns
ns
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PDF描述
ISP1161 Full-speed Universal Serial Bus single-chip host and device controller
ISP1161A1 Universal Serial Bus single-chip host and device controller
ISP1161A1BD Universal Serial Bus single-chip host and device controller
ISP1161A1BM Universal Serial Bus single-chip host and device controller
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參數(shù)描述
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