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參數(shù)資料
| 型號： | ADUC7021BCPZ62-RL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 72/92頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 12BIT 1MSPS UART 40-LFCSP |
| 標準包裝： | 750 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 44MHz |
| 連通性： | EBI/EMI，I²C，SPI，UART/USART |
| 外圍設備： | PLA，PWM，PSM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 13 |
| 程序存儲器容量： | 64KB（32K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 2K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x12b，D/A 2x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 40-VFQFN 裸露焊盤，CSP |
| 包裝： | 帶卷 (TR) |
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ADuC7019/20/21/22/24/25/26/27/28
Rev. B | Page 74 of 92
PLAADC Register
Name
Address
Default Value
Access
PLAADC
0xFFFF0B48
0x00000000
R/W
PLAADC is the PLA source for the ADC start conversion signal.
Table 70. PLAADC MMR Bit Descriptions
Bit
Value
Description
31:5
Reserved.
4
ADC Start Conversion Enable Bit. Set by user
to enable ADC start conversion from PLA.
Cleared by user to disable ADC start
conversion from PLA.
3:0
ADC Start Conversion Source.
0000
PLA Element 0.
0001
PLA Element 1.
1111
PLA Element 15.
PLADIN Register
Name
Address
Default Value
Access
PLADIN
0xFFFF0B4C
0x00000000
R/W
PLADIN is a data input MMR for PLA.
Table 71. PLADIN MMR Bit Descriptions
Bit
Description
31:16
Reserved.
15:0
Input Bit to Element 15 to Element 0.
PLADOUT Register
Name
Address
Default Value
Access
PLADOUT
0xFFFF0B50
0x00000000
R
PLADOUT is a data output MMR for PLA. This register is
always updated.
Table 72. PLADOUT MMR Bit Descriptions
Bit
Description
31:16
Reserved.
15:0
Output Bit from Element 15 to Element 0.
PLALCK Register
Name
Address
Default Value
Access
PLALCK
0xFFFF0B54
0x00
W
PLALCK is a PLA lock option. Bit 0 is written only once. When
set, it does not allow modifying any of the PLA MMRs, except
PLADIN. A PLA tool is provided in the development system to
easily configure the PLA.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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