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參數(shù)資料
| 型號(hào)： | ADUC7021BCPZ62-RL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 49/92頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 12BIT 1MSPS UART 40-LFCSP |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 44MHz |
| 連通性： | EBI/EMI，I²C，SPI，UART/USART |
| 外圍設(shè)備： | PLA，PWM，PSM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 13 |
| 程序存儲(chǔ)器容量： | 64KB（32K x 16） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 2K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x12b，D/A 2x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 40-VFQFN 裸露焊盤，CSP |
| 包裝： | 帶卷 (TR) |
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ADuC7019/20/21/22/24/25/26/27/28
Rev. B | Page 53 of 92
MMRs and Keys
The operating mode, clocking mode, and programmable clock
divider are controlled via two MMRs, PLLCON (see Table 33)
and POWCON (see Table 34). PLLCON controls the operating
mode of the clock system, while POWCON controls the core
clock frequency and the power-down mode.
To prevent accidental programming, a certain sequence (see
Table 35) has to be followed to write to the PLLCON and
POWCON registers.
PLLKEYx Registers
Name
Address
Default Value
Access
PLLKEY1
0xFFFF0410
0x0000
W
PLLKEY2
0xFFFF0418
0x0000
W
PLLCON Register
Name
Address
Default Value
Access
PLLCON
0xFFFF0414
0x21
R/W
Table 33. PLLCON MMR Bit Designations
Bit
Value
Name
Description
7:6
Reserved.
5
OSEL
32 kHz PLL Input Selection. Set by
user to select the internal 32 kHz
oscillator. Set by default. Cleared by user
to select the external 32 kHz crystal.
4:2
Reserved.
1:0
MDCLK
Clocking Modes.
00
Reserved.
01
PLL. Default configuration.
10
Reserved.
11
External Clock on P0.7 Pin.
POWKEYx Registers
Name
Address
Default Value
Access
POWKEY1
0xFFFF0404
0x0000
W
POWKEY2
0xFFFF040C
0x0000
W
POWCON Register
Name
Address
Default Value
Access
POWCON
0xFFFF0408
0x0003
R/W
Table 34. POWCON MMR Bit Designations
Bit
Value
Name
Description
7
Reserved.
6:4
PC
Operating Modes.
000
Active Mode.
001
Pause Mode.
010
Nap.
011
Sleep Mode. IRQ0 to IRQ3 and Timer2
can wake up the part.
100
Stop Mode. IRQ0 to IRQ3 can wake
up the part.
Others
Reserved.
3
Reserved.
2:0
CD
CPU Clock Divider Bits.
000
41.78 MHz.
001
20.89 MHz.
010
10.44 MHz.
011
5.22 MHz.
100
2.61 MHz.
101
1.31 MHz.
110
653 kHz.
111
326 kHz.
Table 35. PLLCON and POWCON Write Sequence
PLLCON
POWCON
PLLKEY1 = 0xAA
POWKEY1 = 0x01
PLLCON = 0x01
POWCON = User Value
PLLKEY2 = 0x55
POWKEY2 = 0xF4
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