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參數(shù)資料
| 型號(hào)： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁(yè)數(shù)： | 81/609頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤(pán) |
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PRELIMINARY
XRT79L71
156
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
The Jitter Attenuator FIFO
How the Jitter Attenuator Works
The XRT79L71 Jitter Attenuator Block will accept jittery clock (In_Clk) and data signals (In_POS and In_NEG)
from either the HDB3/B3ZS Encoder Block (if the Jitter Attenuator has been configured to operate in the
Transmit Direction) or from the Clock and Data Recovery Block (if the Jitter Attenuator has been configured to
operate in the Receive Direction). The Jitter Attenuator block will latch the data, residing on internal signals
In_POS and In_NEG into the Jitter Attenuator FIFO upon the appropriate edge of the In_Clk signal.
In parallel, the In_Clk signal will also be routed to the Timing Control/PLL Block. This block consists of a
Narrow-band PLL which has the responsibility of attenuating much of the jitter within the In_Clk signal. The
smoothed version of this clock signal will be output from the Jitter Attenuator block (and is designated as
Out_Clk in Figure 69). Further, the Jittery Data (which was latched into the Jitter Attenuator FIFO via the
In_Clk signal) will now be clocked out of the Jitter Attenuator block via the Out_Clk (e.g., the smoothed output
clock) signal.
NOTES:
1.
If the Jitter Attenuator block has been configured to operate in the Transmit Direction and if the XRT79L71 has
been configured to operate in the Local-Timing Mode, then the In_CLK signal (as depicted in
Figure 69, above)
will be a buffered version of clock signal being applied to the TxInClk input pin.
2.
If the Jitter Attenuator block has been configured to operate in the Transmit Direction and if the XRT79L71 has
been configured to operate in the Loop-Timing Mode, then the In_CLK signal (as depicted in
Figure 69, above)
will be a buffered version of the Recovered clock signal (from the Receive DS3/E3 LIU Block).
3.
If the Jitter Attenuator block has been configured to operate in the Receive Direction, then the In_CLK signal (as
depicted in
Figure 69, above) will be a buffered version of the Recovered clock signal (from the Receive DS3/E3
LIU Block).
Now that we have briefly described how the Jitter Attenuator block functions, we can now go into more details
on how the individual functional blocks (within the Jitter Attenuator block) function.
4.2.6.2.1.1
The Jitter Attenuator PLL
The purpose of the Jitter Attenuator PLL block is to (1) receive and lock onto an input jittery clock signal, and
(2) to regenerate a clock signal, of the exact same frequency, but with considerably less jitter. In performing
this task, the Jitter Attenuator PLL block is said to be attenuating jitter. A very simplistic illustration of what the
Jitter Attenuator PLL has been designed to accomplish is presented below in Figure 70.
FIGURE 70. A SIMPLISTIC ILLUSTRATION OF THE ROLE/FUNCTION OF THE JITTER ATTENUATOR PLL BLOCK WITHIN
THE
XRT71D03 DEVICE
Jitter
Attenuator
PLL
Jitter
Attenuator
PLL
Input “Jittery”
Clock Signal
Output “Smoothed”
Clock Signal
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