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參數(shù)資料
| 型號(hào)： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 127/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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XRT79L71
PRELIMINARY
197
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
Test Approach
The CERJAC 156MTS tester was configured to generate ATM cells and to map these ATM cells into a DS3
data stream, which was then to be output as a bipolar line signal. The Transmit Output of the CERJAC Tester
was set to DSX-3. Hence, the Tester will generate (within its output line signal) pulses that comply with the
DSX-3 Isolated Pulse Template requirement per Bellcore GR-499-CORE.
The DS3 line signal was then routed to the HP355C VHF (Flat Loss) Attenuator. The purpose of this flat-loss
attenuator was to reduce the amplitude of the pulses, within the Transmit Output DS3 line signal, to 360mVpk
(the minimum allowable pulse amplitude at the DSX-3 Cross-connect locations).
After the DS3 line signal has been reduced (in amplitude) by the appropriate amount of flat-loss, it was then
routed to the ME-1005 75W Coaxial Cable Simulator (from Mountain Engineering).
The Cable Simulator was configured to insert the user-selected amount of shaped (or cable) loss into this DS3
line signal.
After this DS3 line signal has been subjected to an appropriate amount of flat-loss and cable loss, it was then
routed to the Receive Input of the XRT79L71 Evaluation Board.
The XRT79L71 Evaluation Board was
configured to operate in the UTOPIA Loop-back Mode. Therefore, the XRT79L71 Evaluation Board would
handle the attenuated DS3 line signals in the following manner.
The Receive DS3/E3 LIU Block (within the XRT79L71) would receive this DS3 line signal and perform Clock
and Data Recovery on this line signal.
This Recovered Clock and Data would then be routed to the Receive DS3/E3 Framer block, the Receive
ATM Cell Processor and the Receive UTOPIA Interface block. The UTOPIA FPGA would then read out the
contents of these ATM cells and it would then write these ATM cells back into the Transmit UTOPIA Interface
block.
The Transmit Section of the XRT79L71 would then accept these ATM cells and it would (once again) map
these ATM cells back into a DS3 data-stream. The XRT79L71 would output a DS3 line signal, which would
be routed back into the Receive Input of the CERJAC 156MTS Tester.
The CERJAC 156MTS Tester can determine whether or not bit-errors have occurred in the loop-back path
(through the Flat-Loss Attenuators, the Cable Simulator, and the XRT79L71 Evaluation Board) by checking for
DS3 alarms, occurrences of HEC Byte errors (within ATM cells) and/or pattern sync errors within the ATM cell
payload, etc.
Test Results
The Receive Sensitivity Test Results are summarized below in Table 25.
FIGURE 88. ILLUSTRATION OF TEST SET-UP TO PERFORM THE RECEIVE SENSITIVITY LOW-LEVEL TEST
CERJAC
156MTS
Tester
(Tx Out =
DSX-3)
CERJAC
156MTS
Tester
(Tx Out =
DSX-3)
Flat Loss
Attenuator
Flat Loss
Attenuator
Cable
Simulator
Cable
Simulator
XRT79L71
Evaluation
Board
XRT79L71
Evaluation
Board
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