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參數(shù)資料
| 型號： | XC2S150E-6FT256I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 52/108頁 |
| 文件大小： | 0K |
| 描述： | SPARTAN FPGA 150000 GATE 1.8V |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標準包裝： | 90 |
| 系列： | Spartan®-IIE |
| LAB/CLB數(shù)： | 864 |
| 邏輯元件/單元數(shù)： | 3888 |
| RAM 位總計： | 49152 |
| 輸入/輸出數(shù)： | 182 |
| 門數(shù)： | 150000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FTBGA |
| 其它名稱： | Q1280323 |
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48
DS077-3 (v3.0) August 9, 2013
Product Specification
Spartan-IIE FPGA Family: DC and Switching Characteristics
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
TBUF Switching Characteristics
JTAG Test Access Port Switching Characteristics
Configuration Switching Characteristics
Symbol
Description
Speed Grade
Units
-7
-6
Max
TIO
IN input to OUT output
0
ns
TOFF
TRI input to OUT output high impedance
0.1
0.11
ns
TON
TRI input to valid data on OUT output
0.1
0.11
ns
Symbol
Description
Speed Grade
Units
-7
-6
Min
Max
Min
Max
Setup/Hold Times with Respect to TCK
TTAPTCK / TTCKTAP
TMS and TDI setup times and hold times
4.0 / 2.0
-
4.0 / 2.0
-
ns
Sequential Delays
TTCKTDO
Output delay from clock TCK to output TDO
-
11.0
-
11.0
ns
FTCK
TCK clock frequency
-
33
-
33
MHz
Notes:
1.
Before configuration can begin, VCCINT and VCCO Bank 2 must reach the recommended operating voltage.
Figure 23: Configuration Timing on Power-Up
DS001_12_102301
TPOR
TPL
TICCK
Valid
CCLK Output or Input
M0, M1, M2
(Required)
PROGRAM
INIT
VCC(1)
.
Symbol
Description
All Devices
Units
Min
Max
TPOR
Power-on reset
-
2
ms
TPL
Program latency
-
100
μs
TICCK
CCLK output delay (Master serial
mode only)
0.5
4
μs
TPROGRAM
Program pulse width
300
-
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| 93LC76BT-I/MS | IC EEPROM 8KBIT 512X16 8-MSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| XC2S150E-6FTG256I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-IIE FPGA |
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| XC2S150E-6PQ208C0818 | 制造商:Xilinx 功能描述: |
| XC2S150E-6PQ208I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-IIE 1.8V FPGA Family |
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