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參數(shù)資料
| 型號： | TR4101 |
| 廠商： | LSI Corporation |
| 英文描述： | High-Performance 32-bit Microprocessor(高性能、32位微處理器) |
| 中文描述： | 高性能32位微處理器（高性能，32位微處理器） |
| 文件頁數(shù)： | 23/246頁 |
| 文件大?。?/td> | 1563K |
| 代理商： | TR4101 |
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Functional Differences with Other MIPS-Compatible Microprocessors
2-3
2.2 Functional Differences with Other MIPS-Compatible
Microprocessors
The TR4101 is different from other MIPS-compatible microprocessors in
the following ways:
1.
The TR4101 is not a Harvard architecture. Most MIPS-compatible
processors, like the R3000 and R4000 microprocessors, and
derivatives, are Harvard architectures.
2.
The TR4101 uses a three-stage pipeline (Fetch, Execute, and Write
Back) instead of the R3000 five-stage pipeline or the R4000 seven-
stage pipeline. In the TR4101, the equivalent of the R3000 RD and
ALU stages are merged into a single Execute stage. Since it is not
a Harvard architecture, the TR4101 does not need an MEM stage
like the R3000 Microprocessor. Instead, the TR4101 stalls internally
in the Execute stage and does the memory access in a second
Execute cycle.
3.
The R3000 is a 32-bit architecture. The R4000 is a 64-bit machine
with 32-bit programmability. The TR4101 is a 32-bit architecture like
the R3000, but, unlike the R3000, it implements the MIPS16 ASE,
except for the doubleword instructions. Doubleword instructions
cause reserved instruction exceptions, unless overridden by a
computational unit using the FlexLink interface.
4.
The TR4101 CP0 is similar to the R3000 CP0. In particular, the fields
within the CP0 registers that are related to exception handling are
much like those in the R3000, and the TR4101 implements only the
Kernel and User Operating modes (no Supervisor mode). One
exception, however, is that the low-order bit of one of the CP0
registers is redefined to indicate the instruction mode executing when
an exception occurred.
5.
The TR4101 implements the MIPS II branch likely and trap
instructions. Other MIPS II instructions (load linked, store conditional,
sync, load and store double coprocessor instructions) cause
reserved instruction exceptions, unless overridden by a
computational unit using the FlexLink interface.
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PDF描述 |
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