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參數(shù)資料
| 型號(hào)： | TR4101 |
| 廠商： | LSI Corporation |
| 英文描述： | High-Performance 32-bit Microprocessor(高性能、32位微處理器) |
| 中文描述： | 高性能32位微處理器（高性能，32位微處理器） |
| 文件頁數(shù)： | 174/246頁 |
| 文件大小： | 1563K |
| 代理商： | TR4101 |
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8-14
TR4101 Interfaces
CADDR_ERRORP is asserted under any one of the following conditions:
During a User mode instruction fetch in the upper half of memory
(ADDRP31 HIGH).
During an instruction fetch in MIPS II/III mode at an address that is
not word aligned.
If there is invalid addressing of data for load or store transactions.
For example, if there is a word access at an address that is not word
aligned.
8.1.2.8 Scheduled Load
Scheduled load refers to the TR4101’s ability to leave a load request
pending in the pipeline and proceed with the execution of other
instructions in the pipeline. All load instructions, apart from LWR and
LWL, can be scheduled. Additional information on the subject is found in
Chapter 5 of the TinyRISC TR4101 Building Blocks Technical Manual
If an external stall is generated, the scheduled load ability may be
disabled in the design until data load acknowledge is received or until the
request is killed. This simplifies the BIU and coprocessor design, but
incurs a slight cost in performance.
The term “scheduled load” is used for a schedulable load, where the X2
stage has been completed and execution has proceeded in the pipeline
without receiving an acknowledge for the data load request. The term
“nonscheduleable” load is used for a load instruction that cannot be
scheduled, like the LWL instruction and other instructions, where
scheduling is disabled as described in the previous paragraph.
There is no difference between the protocol signals for a schedulable
load and for a nonschedulable load where the load is still in the X2 stage.
The difference occurs because the schedulable load leaves the X2 stage
after one cycle, without having received an acknowledge signal
(assuming there is no stall).
Data for a scheduleable load may be returned in the X2 stage of the load
due to a cache hit, in which case the load transaction is completed
normally and the load is not scheduled. If the TR4101 does not receive
a BDRDYP by the end of the X2 stage and CRUN_INN is asserted, the
load is scheduled and the TR4101 moves on to the next instruction. Data
for the scheduled load is then returned in a bus steal cycle.
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