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參數(shù)資料
| 型號： | TR4101 |
| 廠商： | LSI Corporation |
| 英文描述： | High-Performance 32-bit Microprocessor(高性能、32位微處理器) |
| 中文描述： | 高性能32位微處理器（高性能，32位微處理器） |
| 文件頁數(shù)： | 169/246頁 |
| 文件大?。?/td> | 1563K |
| 代理商： | TR4101 |
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CBus Interface
8-9
8.1.2.3
Acknowledge
Every request signal from the TR4101 is followed by an acknowledge
signal from another module, such as the BIU or a coprocessor, unless
the request is killed by one of the kill signals, such as CKILLMEMP or
CKILLXP. The TR4101 stalls internally while waiting for the acknowledge
signal to follow the request, unless the request was for a scheduled load
(see section 8.1.2.8, on page 8-14), since the pipeline may proceed with
a pending scheduled load.
The kind of acknowledge signal issued depends on the type of request
issued:
BIRDYP is asserted for an instruction fetch, when the requested
instruction is present on DATAP[31:0].
BDRDYP is asserted for data load, when the requested data is
present on DATAP[31:0]. The acknowledge signal for a pending
scheduled load is provided in a steal cycle, which does not affect the
request in the present stage.
CRUN_INN is asserted when a data store or coprocessor transaction
is completed. This ensures that the last cycle is not a bus steal cycle,
since the TR4101 stalls internally for one cycle in case of a steal and
inserts a bus stall cycle. This is done to ensure that the DATAP[31:0]
is driven by the TR4101 in the last cycle, which simplifies
coprocessor and BIU design.
Table 8.4
Coprocessor Transactions
Transaction Requested
COP_DRIVEP
COPP[1:0]
Instruction fetch
0
Undefined
Data load
0
Undefined
Data store not SWCz
0
Undefined
Data store SWCz
1
Coprocessor
Coprocessor transaction MFCz/CFCz
1
1.
Figure 8.13 on page 8-27 shows the MFCz/CFCz signals.
2.
Figure 8.14 on page 8-28 shows the MTCz/CTCz signals.
1
Coprocessor
Coprocessor transaction MTCz/CTCz
2
0
Undefined
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PDF描述 |
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