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參數(shù)資料
| 型號： | TR4101 |
| 廠商： | LSI Corporation |
| 英文描述： | High-Performance 32-bit Microprocessor(高性能、32位微處理器) |
| 中文描述： | 高性能32位微處理器（高性能，32位微處理器） |
| 文件頁數(shù)： | 216/246頁 |
| 文件大小： | 1563K |
| 代理商： | TR4101 |
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9-8
Methodologies and Layout Guidelines
You can control bidirectional I/O without adding any further logic, since
bidirectional signals are both inputs and outputs. COEN should be
asserted during scan testing of the TR4101.
You can run preliminary ATPG without the core, since it should not affect
the outside logic. In this scenario, the outside logic has some test
patterns and the core also has test patterns.
Notice that the option of the ATPG shell is usually not the recommended
approach and should be used only when special circumstances justify
the effort.
9.2.4 TR4101 ATPG Guidelines
The TR4101 presents a special case because it contains a RAM, which
is used for the register file. The RAM requires that a functional pattern
be run to test the register file internally, since only surrounding logic will
be covered by the ATPG patterns.
The RAM must be modeled for ATPG, and several options are available.
LSI Logic provides recommended ATPG library modeling of the RAM.
The TR4101 core requires ATPG that uses FastScan in ram_seq
simulation mode, as well as appropriate RAM modeling to get
approximately 99% fault coverage. To use this approach,
CTEST_RFWEP must be available at the chip level in test mode, that is,
when GTEST_ENABLEP is active.
Alternatively, the RAM may be modeled as a black box, in which case,
the ATPG patterns will not provide coverage for the logic next to the RAM
module. This may be an acceptable approach because the test patterns
for the RAM also provide acceptable coverage for the logic next to the
RAM.
The TR4101 takes advantage of gated clocks to save power. To handle
this, GSCAN_ENABLEP is used to make sure that the clocks cannot be
gated “off” during scan shifting.
Scan is inserted manually into the datapath, which uses an optimized
scan structure that takes advantage of existing routes. The advantage of
this method is that it saves chip area and improves timing. Possible
drawbacks originate from the fact that the scan chain does not merely
consist of standard mux-scan versions of flip-flops. In some cases the
scan chain consists of nonscan flip-flops with external (discrete)
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