參數(shù)資料
型號(hào)： TMS320C6727B_07
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Floating-Point Digital Signal Processors
中文描述： 浮點(diǎn)數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 30/116頁(yè)
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代理商： TMS320C6727B_07
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3
Device Configurations
3.1 Device Configuration Registers
3.2 Peripheral Pin Multiplexing Options
TMS320C6727B, TMS320C6726B, TMS320C6722B, TMS320C6720
Floating-Point Digital Signal Processors
SPRS370C–SEPTEMBER 2006–REVISED OCTOBER 2007
The C672x DSP includes several device-level configuration registers, which are listed in
Table 3-1
. These
registers need to be programmed as part of the device initialization procedure. See
Section 3.2
.
Table 3-1. Device-Level Configuration Registers
REGISTER NAME
CFGPIN0
CFGPIN1
CFGHPI
CFGHPIAMSB
BYTE ADDRESS
0x4000 0000
0x4000 0004
0x4000 0008
0x4000 000C
DESCRIPTION
DEFINED
Table 2-10
Table 2-11
Table 4-14
Table 4-15
Captures values of eight pins on rising edge of RESET pin.
Captures values of eight pins on rising edge of RESET pin.
Controls enable of UHPI and selection of its operating mode.
Controls upper byte of UHPI address into C672x address space in
Non-Multiplexed Mode or if explicitly enabled for security purposes.
Controls upper middle byte of UHPI address into C672x address space
in Non-Multiplexed Mode or if explicitly enabled for security purposes.
Selects the sources for the RTI Input Captures from among the six
McASP DMA events.
Selects the peripheral pin to be used as AMUTEIN0.
Selects the peripheral pin to be used as AMUTEIN1.
Selects the peripheral pin to be used as AMUTEIN2.
Controls reset of the bridge BR2 in
Figure 2-4
. This bridge must be reset
Table 2-7
explicitly after any change to the PLL controller affecting SYSCLK1 and
SYSCLK2 and before the dMAX or UHPI accesses the CPU Slave Port
(CSP).
CFGHPIAUMB
0x4000 0010
Table 4-16
CFGRTI
0x4000 0014
Table 4-39
CFGMCASP0
CFGMCASP1
CFGMCASP2
(1)
CFGBRIDGE
0x4000 0018
0x4000 001C
0x4000 0020
0x4000 0024
Table 4-21
Table 4-22
Table 4-23
(1)
CFGMCASP2 is reserved on the C6722B and C6720.
This section describes the options for configuring peripherals which share pins on the C672x DSP.
Table 3-2
lists the options for configuring the SPI0, I2C0, and I2C1 peripheral pins.
Table 3-2. Options for Configuring SPI0, I2C0, and I2C1
CONFIGURATION
OPTION 2
3-pin mode
disabled
enabled
SPI0_SOMI
SPI0_SIMO
SPI0_CLK
I2C1_SCL
I2C1_SDA
OPTION 1
3-, 4,- or 5-pin mode
disabled
disabled
SPI0_SOMI
SPI0_SIMO
SPI0_CLK
SPI0_SCS
SPI0_ENA
OPTION 3
PERIPHERAL
SPI0
I2C0
I2C1
SPI0_SOMI/I2C0_SDA
SPI0_SIMO
SPI0_CLK/I2C0_SCL
SPI0_SCS/I2C1_SCL
SPI0_ENA/I2C1_SDA
disabled
enabled
enabled
I2C0_SDA
GPIO through SPI0_SIMO pin control
I2C0_SCL
I2C1_SCL
I2C1_SDA
PINS
Device Configurations
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