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參數(shù)資料
| 型號： | SYM53C710 |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit SCSI I/O Processor(32位SCSI I/O處理器) |
| 中文描述： | 32位SCSI I / O處理器（32位的SCSI的I / O處理器） |
| 文件頁數(shù)： | 58/248頁 |
| 文件大?。?/td> | 3027K |
| 代理商： | SYM53C710 |
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3-6
Signal Descriptions
CBREQ/
TT1/
Z
O
Cache Burst Request, Transfer Type Bit 1
.
CBREQ/: In Bus Mode 1, Cache Burst Request indicates
an attempt to execute a line transfer of four longwords.
TT1/: In Bus Mode 2, Transfer Type Bit 1, output line
indicates the current bus transfer type. This bit can be
programmed from a
Chip Test Seven (CTEST7)
register
bit (default = 1). It is only asserted when the SYM53C710
is bus master.
CBACK/
TBI/
O
I
Cache Burst Acknowledge, Transfer Burst Inhibit
.
CBACK/: In Bus Mode 1, this signal indicates that the
memory can handle a burst request. In slave mode this
signal is deasserted in response to CS/.
TBI/: In Bus Mode 2, Transfer Burst Inhibit indicates that
the memory cannot currently handle a burst request. In
slave mode this signal is asserted in response to CS/.
BS
BS
I
I
Bus Mode Select
. Selects between asynchronous and
synchronous host bus modes.
BS = 0: Bus Mode 2 (68040-like) host bus mode
BS = 1: Bus Mode 1 (68030-like) host bus mode
BIG_LIT/
BIG_LIT/
I
I
Big/Little Endian Select
. Selects the byte order
interpretation of data transferred between the HOST and
SCSI bus. It also affects how the register set is
addressed.
BIG_LIT/ = 0: Little endian byte order
BIG_LIT/ = 1: Big endian byte order
SCLK
SCLK
I
I
SCSI Clock
. SCLK is used to derive all SCSI related
timings. The speed of this clock will be determined by the
application’s requirements; in some applications SCLK
and BCLK may be tied to the same source.
SD[7:0]
SDP/
I/O
I/O
SCSI Data
.
SD/[7:0]: 8-bit SCSI data bus
SDP/: SCSI data parity bit
Table 3.1
Interface Signals (Cont.)
Bus
Mode 1
Bus
Mode 2
Slave
Type
Master
Type
Description
(Slave Type, Master Type)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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