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參數(shù)資料
| 型號(hào)： | SYM53C710 |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit SCSI I/O Processor(32位SCSI I/O處理器) |
| 中文描述： | 32位SCSI I / O處理器（32位的SCSI的I / O處理器） |
| 文件頁數(shù)： | 57/248頁 |
| 文件大小： | 3027K |
| 代理商： | SYM53C710 |
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3-5
FETCH/
FETCH/
O
O
Fetching Opcode
. Indicates that the next bus request will
be for an opcode fetch.
BR/
BR/
O
O
Bus Request
.
Indicates that there is a request to use the
host bus.
BG/
BG/
I
I
Bus Grant
. Indicates that the host bus has been granted
to the SYM53C710.
BGACK/
BB/
Z
I/O
Bus Grant Acknowledge, Bus Busy (can be
wired-OR).
BGACK/: In Bus Mode 1, this signal indicates that the
SYM53C710 or another device has taken control of the
host bus signals.
BB/: In Bus Mode 2, this signal indicates that the
SYM53C710 or another device has taken control of the
host bus signals.
BOFF/
BOFF/
I
I
Back Off
.
Forces the SYM53C710 to relinquish bus
mastership at the end of the current cycle, if the proper
setup timing requirements are met. When BOFF is
deasserted, a new arbitration cycle will occur and bus
cycles will resume.
BCLK
BCLK
I
I
Bus Clock
. This clock controls all host related activity.
RESET/
RESET/
I
I
Chip Reset
.
Forces a full chip reset.
CS/
CS/
I
I
Chip Select
. Selects the SYM53C710 as a slave I/O
Device.
When CS/ is detected:
Bus Mode 1: CBACK/ is deasserted
Bus Mode 2: TBI/ is asserted
IRQ/
IRQ/
O
O
Interrupt.
Indicates that service is required from the host
CPU.
UPSO
TT0/
Z
O
User Programmable Status, Transfer Type Zero.
UPSO: General purpose line. The value in a
DMA Mode
(DMODE)
register bit is asserted while the chip is a bus
master.
TT0: Indicates the current bus transfer type. This bit can
be programmed from a register bit (default = 0). It is
asserted only when the SYM53C710 is bus master.
Table 3.1
Interface Signals (Cont.)
Bus
Mode 1
Bus
Mode 2
Slave
Type
Master
Type
Description
(Slave Type, Master Type)
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