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Bus Mode 1 Bus Master Cycle
6-29
Table 6.26
SYM53C710 Bus Mode 1 Bus Master Read Timings
(Noncache Line and Cache Line Burst)
Symbol
Parameter
Min
Max
Units
t
1
BOFF/ setup to BCLK HIGH
8
–
ns
t
2
BOFF/ hold from BCLK HIGH
7
–
ns
t
3
BCLK HIGH to AS/ driven
5
32
ns
t
4
BCLK LOW to AS/ LOW
3
15
ns
t
5
BCLK LOW to AS/ HIGH
3
15
ns
t
6
t
7
BCLK HIGH to AS/ HIGH-Z
7
34
ns
STERM/ (input) setup to BCLK HIGH
3
–
ns
t
8
STERM/ (Input) hold from BCLK HIGH
7
–
ns
t
9
t
10
BCLK HIGH to A[31:0], SIZ[1:0] driven
5
28
ns
BCLK HIGH to A[31:0], SIZ[1:0] valid
4
18
ns
t
11
BCLK HIGH to A[31:0], SIZ[1:0] HIGH-Z
7
34
ns
t
12
t
13
BCLK HIGH to R_W/, SC[1:0], FC[2:0], UPSO driven and valid
5
28
ns
BCLK HIGH to R_W/, SC[1:0], FC[2:0], UPSO HIGH-Z
6
30
ns
t
14
Read data setup to BCLK LOW
4
–
ns
t
15
t
16
Read data hold from BCLK LOW
6
–
ns
BCLK HIGH to DS/ driven
5
32
ns
t
17
BCLK LOW to DS/ LOW
3
16
ns
t
18
t
19
BCLK LOW to DS/ HIGH
3
16
ns
BCLK HIGH to DS/ HIGH-Z
7
34
ns
t
20
BCLK HIGH to CBREQ/ driven
5
30
ns
t
21
BCLK LOW to CBREQ/ LOW
3
16
ns
t
22
BCLK LOW to CBREQ/ HIGH
3
16
ns
t
23
BCLK HIGH to CBREQ/ HIGH-Z
7
32
ns
t
24
CBACK/ setup to BCLK LOW
8
–
ns
t
25
CBACK/ hold from BCLK LOW
4
–
ns
t
26
BERR/, HALT/ setup to BCLK LOW
6
–
ns
t
27
BERR/, HALT/ hold from BCLK LOW
4
–
ns
相關(guān)PDF資料 |
PDF描述 |
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