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參數(shù)資料
| 型號(hào)： | SYM53C710 |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit SCSI I/O Processor(32位SCSI I/O處理器) |
| 中文描述： | 32位SCSI I / O處理器（32位的SCSI的I / O處理器） |
| 文件頁(yè)數(shù)： | 31/248頁(yè) |
| 文件大?。?/td> | 3027K |
| 代理商： | SYM53C710 |
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Host Interface
2-11
2.4.4 Misaligned Transfers
The SYM53C710 accommodates block data transfers beginning or
ending on odd byte or odd word addresses in system memory. Such
transfers are termed “misaligned.” An odd byte is defined as one in which
the address contains A0 = 1. An odd word is defined as one in which the
address contains A1 = 1. Misaligned transfers differ depending on the
type of transfer (cache line or programming bursting) and whether they
occur at the start or end of the transfer.
Note:
The SYM53C710 does not perform 3-byte transfers.
2.4.5 Cache Line Bursting
If cache line bursting is supported by the external memory device, it can
be used to reduce host bus ownership by the SYM53C710, thereby
improving system performance. During cache line burst mode, the
handshaking that occurs between the memory system and the
SYM53C710 is minimized, reducing host bus activity and allowing more
time for other bus masters to gain access to the host bus.
During caching mode, the SYM53C710 asserts one address and
reads/writes four longwords of data with minimal handshaking (see
Chapter 6, “Electrical Specifications”
for cache line burst timings). Cache
line burst mode is enabled in the SYM53C710 by clearing bit 7 in
CTEST7. When using cache line burst mode, the burst length in DMODE
must be set to 4.
Table 2.2
Big and Little Endian Addressing
System Data Bus
[31:24]
[23:16]
[15:8]
[7:0]
SYM53C710 Pins
[31:24]
[23:16]
[15:8]
[7:0]
Register
SIEN
SDID
SCNTL1
SCNTL0
Little Endian Addr
0x03
0x02
0x01
0x00
Big Endian Addr
0x00
0x01
0x02
0x03
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