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參數資料
| 型號： | R5F562N8ADBG#U0 |
| 廠商： | Renesas Electronics America |
| 文件頁數： | 70/148頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 32BIT FLASH 512KROM 176LFBGA |
| 產品培訓模塊： | RX Compare Match Timer RX DMAC |
| 標準包裝： | 1 |
| 系列： | RX600 |
| 核心處理器： | RX |
| 芯體尺寸： | 32-位 |
| 速度： | 100MHz |
| 連通性： | EBI/EMI，I²C，SCI，SPI，USB |
| 外圍設備： | DMA，LVD，POR，PWM，WDT |
| 輸入/輸出數： | 126 |
| 程序存儲器容量： | 512KB（512K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 96K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 數據轉換器： | A/D 8x10/12b，D/A 2x10b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 176-LFBGA |
| 包裝： | 托盤 |
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PIC18F6520/8520/6620/8620/6720/8720
DS39609B-page 26
2004 Microchip Technology Inc.
2.6.2
OSCILLATOR TRANSITIONS
PIC18FXX20 devices contain circuitry to prevent
“glitches” when switching between oscillator sources.
Essentially, the circuitry waits for eight rising edges of
the clock source that the processor is switching to. This
ensures that the new clock source is stable and that its
pulse width will not be less than the shortest pulse
width of the two clock sources.
A timing diagram indicating the transition from the main
oscillator to the Timer1 oscillator is shown in Figure 2-8.
The Timer1 oscillator is assumed to be running all the
time. After the SCS bit is set, the processor is frozen at
the next occurring Q1 cycle. After eight synchronization
cycles are counted from the Timer1 oscillator, operation
resumes. No additional delays are required after the
synchronization cycles.
FIGURE 2-8:
TIMING DIAGRAM FOR TRANSITION FROM OSC1 TO TIMER1 OSCILLATOR
The sequence of events that takes place when switch-
ing from the Timer1 oscillator to the main oscillator will
depend on the mode of the main oscillator. In addition
to eight clock cycles of the main oscillator, additional
delays may take place.
If the main oscillator is configured for an external
crystal (HS, XT, LP), then the transition will take place
after an oscillator start-up time (TOST) has occurred. A
timing diagram, indicating the transition from the
Timer1 oscillator to the main oscillator for HS, XT and
LP modes, is shown in Figure 2-9.
FIGURE 2-9:
TIMING FOR TRANSITION BETWEEN TIMER1 AND OSC1 (HS, XT, LP)
Q3
Q2
Q1
Q4
Q3
Q2
OSC1
Internal
SCS
(OSCCON<0>)
Program
PC + 2
PC
Note 1: Delay on internal system clock is eight oscillator cycles for synchronization.
Q1
T1OSI
Q4
Q1
PC + 4
Q1
TSCS
Clock
Counter
System
Q2
Q3
Q4
Q1
TDLY
TT1P
TOSC
2
1
3
4
5678
Q3
Q4
Q1
Q2
Q3
Q4
Q1
Q2
OSC1
Internal
SCS
(OSCCON<0>)
Program
PC
PC + 2
Note 1: TOST = 1024 TOSC (drawing not to scale).
T1OSI
System Clock
OSC2
TOST
Q1
PC + 6
TT1P
TOSC
TSCS
12
3
4
5
6
7
8
Counter
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