參數(shù)資料
型號： ORT8850H
英文描述： Field-Programmable System Chip (FPSC) Eight-Channel x 850 Mbits/s Backplane Transceiver
中文描述： 現(xiàn)場可編程系統(tǒng)芯片（促進文化基金）8通道x 850 Mbits /秒背板收發(fā)器
文件頁數(shù)： 41/112頁
文件大?。?/td> 2417K
代理商： ORT8850H
Agere Systems Inc.
41
Data Sheet
August 2001
Eight-Channel x 850 Mbits/s Backplane Transceiver
ORCA
ORT8850 FPSC
Memory Map
(continued)
Table 11. Memory Map
(continued)
ADDR
[7:0]
Register
Type
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
MSB
Reset
Value
[7:0]
Comment
10
isreg
—
—
—
per
device
int
ch 4 int
ch 3 int
ch 2 int
ch 1 int
00
t
11
12
iereg
iareg
—
—
—
—
—
—
enable/mask register [0:4]
—
—
00
00
—
write to
locked
register
error flag
enable/mask
register [6:7]
ch 6 int
frame
offset
error flag
13
iereg
—
—
—
—
—
—
00
14
15
16
isreg
iereg
creg
—
—
—
—
—
—
—
—
—
—
—
—
ch 8 int
ch 7 int
enable/mask register [0:3]
STM-A
mode
control
control
STM B
Stream
A resync
B resync
ch 5 int
00
00
0x00
STM-A
mode
STM-B
mode
control
STM B
Stream C
resync
STM-B
mode
control
STM B
Stream
D resync
—
17
creg
STM A
Stream
A
resync.
—
STM A
Stream B
resync
STM A
Stream
C resync
STM A
Stream
D resync
STM B
Stream
00
—
18
creg
STM A
and B
resync
(all 8
streams
AA to BD)
STM A
Resync
(all 4
streams
AA, AB,
AC and
AD)
STM B
Resync
(all 4
streams
BA, BB,
BC and
BD)
Twins
AA
Resync
(streams
AA and
BA)
Twins
BB
resync
(streams
AB and
BB)
Twins CC
resync
(streams
AC and
BC)
Twins
DD
resync
(streams
AD and
BD)
00
—
Channel Register Block
20, 38,
50, 68,
80, 98,
b0, c8
creg
hi-z
control
of TOH
data
output
hi-z
control of
parallel
output
bus
channel
enable/
disable
control
parallel
output
bus
parity err
ins cmd
rx k1/k2
source
select
TOH
serial
output
port par
err ins
cmd
tx d11
source
select
force ais-l
control
rx
behavior
in lof
80
r
c
s
21, 39,
51, 69,
81, 99,
b1, c9
22, 3a,
52, 6a,
82, 9a,
b2, ca
23, 3b,
53, 6b,
83, 9b,
b3, cb
creg
tx mode
of
operatio
n
tx d8
source
select
tx e1 f1
e2 source
select
tx s1 m0
source
select
tx k1 k2
source
select
tx d12
source
select
tx d10
source
select
tx d9
source
select
00
t
creg
tx d7
source
select
tx d6
source
select
tx d5
source
select
tx d4
source
select
tx d3
source
select
tx d2
source
select
tx d1
source
select
00
creg
—
—
—
—
disable
A1/A2
insert
disable
B1 insert
b1 error
insert
comman
d
a1 a2
error ins
comman
d
00
相關PDF資料
PDF描述
ORT8850L Field-Programmable System Chip (FPSC) Eight-Channel x 850 Mbits/s Backplane Transceiver
OS1001 Interface IC
OS1010 Optoelectronic
OS1011 SINGLE 1.8V, 200 KHZ OP, E TEMP, -40C to +125C, 8-PDIP, TUBE
OS1012 1.8V, 200kHz single low-cost, CMOS Op Amplifier on 120K Analog ROM process., -40C to +125C, 8-MSOP, T/R
相關代理商/技術參數(shù)
參數(shù)描述
ORT8850H-1BM680C 功能描述:FPGA - 現(xiàn)場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
ORT8850H-1BM680I 功能描述:FPGA - 現(xiàn)場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
ORT8850H-1BMN680C 功能描述:FPGA - 現(xiàn)場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
ORT8850H-1BMN680I 功能描述:FPGA - 現(xiàn)場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
ORT8850H-2BM680C 功能描述:FPGA - 現(xiàn)場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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