參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 624/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Glossary-12
MPC7400 RISC Microprocessor Users Manual
Signaling NaN
. A type of
NaN
that generates an invalid operation program
exception when it is speciTed as arithmetic operands.
See
Quiet
NaN.
SigniTcand
.
The component of a binary oating-point number that consists
of an explicit or implicit leading bit to the left of its implied binary
point and a fraction Teld to the right.
SimpliTed mnemonics
. Assembler mnemonics that represent a more
complex form of a common operation.
Slave
. The device addressed by a master device. The slave is identiTed in the
address tenure and is responsible for supplying or latching the
requested data for the master during the data tenure.
SnarTng
. When one device provides data speciTcally for another device and
a third device samples the data for its own purposes.
Snooping
. Monitoring addresses driven by a bus master to detect the need for
coherency actions.
Snoop push
. Response to a snooped transaction that hits a modiTed cache
block. The cache block is written to memory and made available to
the snooping device.
Split
-
transaction
. A transaction with independent request and response
tenures.
Split-transaction bus
. A bus that allows address and data transactions from
different processors to occur independently.
Stage
. The term stage is used in two different senses, depending on whether
the pipeline is being discussed as a physical entity or a sequence of
events. In the latter case, a stage is an element in the pipeline during
which certain actions are performed, such as decoding the
instruction, performing an arithmetic operation, or writing back the
results. Typically, the latency of a stage is one processor clock cycle.
Some events, such as dispatch, write-back, and completion, happen
instantaneously and may be thought to occur at the end of a stage. An
instruction can spend multiple cycles in one stage. An integer
multiply, for example, takes multiple cycles in the execute stage.
When this occurs, subsequent instructions may stall. An instruction
may also occupy more than one stage simultaneously, especially in
the sense that a stage can be seen as a physical resourcefor
example, when instructions are dispatched they are assigned a place
in the CQ at the same time they are passed to the execute stage. They
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