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參數(shù)資料
| 型號(hào)： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 472/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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9-26
MPC7400 RISC Microprocessor Users Manual
60x Data Bus Tenure
direct the MPC7400 to perform the next pending data write tenure even if a pending read
tenure would have normally been performed Trst. For more information on the operation of
DBWO, refer to Section 9.4.4, òUsing Data Bus Write Only (DBWO).ó
If the MPC7400 has any data tenures to perform, it always accepts data bus mastership to
perform a data tenure when it recognizes a qualiTed DBG. If DBWO is asserted with a
qualiTed DBG and no write tenure is queued to run, the MPC7400 still assumes mastership
of the data bus to perform the next pending read data tenure.
Generally, DBWO should only be used to allow a copyback operation (burst write) to occur
before a pending read operation. If DBWO is used for single-beat write operations, it may
negate the effect of the
eieio
instruction by allowing a write operation to precede a
program-scheduled read operation.
9.4.2 Data Transfer Signals and Protocol
The data transfer signals include DH[0:31], DL[0:31], and DP[0:7]. For memory accesses,
the DH and DL signals form a 64-bit data path for read and write operations.
The MPC7400 transfers data in either single- or 4-beat burst transfers. Single-beat
transactions represent caching-inhibited or write-through operations and they can transfer
from 1 to 8 bytes at a time. They can also be misaligned; see Section 9.3.2.4, òEffect of
Alignment in Data Transfers.ó Burst operations always transfer eight words and are aligned
on eight-word address boundaries. In 60x bus mode, 128-bit, caching-inhibited or
write-through, AltiVec loads or stores are broken into two separate double-word
transactions. The four double-word burst transaction is used for transferring a cache block.
Burst transfers can achieve signiTcantly higher bus throughput than single-beat operations.
The type of transaction initiated by the MPC7400 depends on whether the code or data is
caching-inhibited or caching-allowed and, for store operations, whether the cache is in
write-back or write-through mode which is controlled by software on either a page or block
basis. Burst transfers support caching-allowed operations only; that is, memory structures
must be marked as caching-allowed (and write-back for data store operations) in the
respective page or block descriptor to take advantage of burst transfers.
The MPC7400 TBST output indicates to the system whether the current transaction is a
single- or four-beat transfer (except during
eciwx
/
ecowx
transactions, when it signals the
state of EAR[28]). A burst transfer has an assumed address order. For load or store
operations that miss in the cache (and are marked as caching-allowed and, for stores,
write-back in the MMU), the MPC7400 uses the double-word-aligned address associated
with the critical code or data that initiated the transaction. This minimizes latency by
allowing the critical code or data to be forwarded to the processor before the rest of the
cache line is Tlled. For all other burst operations, however, the cache line is transferred
beginning with the eight-word-aligned data.
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