參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 120/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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2-28
MPC7400 RISC Microprocessor Users Manual
The MPC7400 Processor Register Set
2.1.7 L2 Cache Control Register (L2CR)
The L2 cache control register, shown in Figure 2-15, is a supervisor-level,
implementation-speciTc SPR used to conTgure and operate the L2 cache. It is cleared by a
hard reset or power-on reset.
Figure 2-15. L2 Cache Control Register (L2CR)
The L2 cache interface is described in Chapter 3, òL1 and L2 Cache Operation.ó The L2CR
bits are described in Table 2-17.
10
EMODE
MPX bus mode (read-only).
0 Processor is in 60x bus mode (EMODE was sampled negated at HRESET negation).
1 Processor is in MPX bus mode. (EMODE was sampled asserted at HRESET negation).
11
ABD
Address bus driven (read-only). This bit is valid only when EMODE = 1.
0 Processor drives the address bus only in the interval from TS through AACK (if after
HRESET is negated, EMODE is detected as negated).
1 Processor drives the address bus to a stable value every cycle following a qualiTed bus
grant (EMODE is asserted after HRESET is negated).
This mode is provided to enhance the electrical characteristics of the address bus in MPX
bus mode by not allowing the address bus to oat to indeterminate values when this
processor is parked on the bus.
12D31
Reserved, should be cleared.
Table 2-17. L2CR Field Descriptions
Bits
Name
Function
0
L2E
L2 enable. Enables L2 cache operation (including snooping) starting with the next transaction
the L2 cache unit receives. Before enabling the L2 cache, the L2 clock must be conTgured
through L2CR[2CLK], and the L2 DLL must stabilize (see the MPC7400 hardware
speciTcation for further details). All other L2CR bits must be set appropriately. The L2 cache
may need to be invalidated globally.
1
L2PE
L2 data parity generation and checking enable. Enables odd parity generation and checking
for the L2 data RAM interface. When L2PE is set, it allows data parity error on the L2 bus to
cause a checkstop if MSR[ME] = 0, or a machine check interrupt if MSR[ME] = 1. When
disabled, generated parity is always zeros which prevents L2 data parity checking.
Table 2-16. MSSCR0 Field Descriptions (Continued)
Bits
Name
Function
L2SIZ
L2CLK
L2RAM
L2OH
0
1
2
3
4
6
7
8
9
10 11 12 13 14 15 16 17 18 19
30 31
L2E
L2PE
L2WT
L2I
L2DO L2CTL
L2TS
L2SL
L2DF
L2BYP
L2IP
L2DRO
L2CLKSTP
L2IO
L2HWF
L2FA
20
21
22 23 24
Reserved
0 0 0 0 êê0 0 0êê
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