參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 259/646頁
文件大小： 7081K
代理商： MPC7400
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Chapter 4. Exceptions
4-3
MPC7400 Microprocessor Exceptions
4.1 MPC7400 Microprocessor Exceptions
As speciTed by the PowerPC architecture, exceptions can be either precise or imprecise and
either synchronous or asynchronous. Asynchronous exceptions are caused by events
external to the processors execution; synchronous exceptions are caused by instructions.
The types of exceptions are shown in Table 4-1. Note that all exceptions except for the
system management interrupt and performance monitor exception are deTned, at least to
some extent, by the PowerPC architecture.
These classiTcations are discussed in greater detail in Section 4.2, òException Recognition
and Priorities.ó For a better understanding of how the MPC7400 implements precise
exceptions, see Chapter 6, òInstruction Timing.ó Exceptions implemented in the MPC7400,
and conditions that cause them, are listed in Table 4-2.
Table 4-1. MPC7400 Microprocessor Exception Classifications
Synchronous/Asynchronous
Precise/Imprecise
Exception Types
Asynchronous, nonmaskable
Imprecise
System reset, machine check
Asynchronous, maskable
Precise
External interrupt, decrementer exception, system
management interrupt, performance monitor exception, thermal
management exception
Synchronous
Precise
Instruction-caused exceptions
Table 4-2. Exceptions and Conditions
Exception Type
Vector Offset
(hex)
Causing Conditions
Reserved
00000
System reset
00100
Assertion of either HRESET or SRESET or at power-on reset
Machine check
00200
Assertion of TEA during a data bus transaction, assertion of MCP, an address
bus parity error, a data bus parity error, an L2 bus parity error, a data cache
error, an instruction cache error, or an L2 cache tag error. MSR[ME] must be
set.
DSI
00300
As speciTed in the PowerPC architecture. Also includes:
￥ A hardware table walk due to a TLB miss on load, store, or cache
operations results in a page fault.
￥ Any load or store to a direct-store segment (SR[T] = 1).
￥ A
lwarx
or
stwcx.
instruction to memory with write-through memory/cache
access attributes.
ISI
00400
As speciTed in the PowerPC architecture
External interrupt
00500
MSR[EE] = 1 and INT is asserted
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