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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 250/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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3-72
MPC7400 RISC Microprocessor Users Manual
System Bus Interface Unit
3.8 System Bus Interface Unit
The bus interface unit buffers bus requests from the L1 instruction cache, the L1 data cache,
and the L2 cache, and executes the requests per the system bus protocol. It includes address
register queues, prioritizing logic, and bus control logic. The bus interface unit includes a
six-entry data transaction queue to support pipelining of multiple transactions. The bus
interface also captures snoop addresses for snooping in the caches, the address register
queues, and the reservation address. For additional information about the MPC7400 bus
interface and the bus protocols, refer to Chapter 9, òSystem Interface Operation.ó
3.9 MPC7400 Caches and System Bus Transactions
The MPC7400 transfers data to and from the cache in single-beat transactions of up to eight
bytes, in two-beat burst transfers of 16 bytes for caching-inhibited (WIMG = x1xx) or
caching-allowed,write-through (WIMG = 10xx) AltiVec loads and stores (in MPX bus
mode), or in four-beat transactions of 32 bytes for cache block Tlls. The MPC7400 transfer
burst (TBST) output signal indicates to the system whether the current transaction is a
single-beat transaction or burst (two- or four-beat) transfer.
Single-beat bus transactions can transfer from one to eight bytes to or from the MPC7400,
and can be misaligned. Single-beat transactions can be caused by caching-allowed,
write-through accesses (WIMG = 10xx), caching-inhibited accesses (WIMG = x1xx),
accesses when the cache is disabled (HID0[DCE] is cleared), or accesses when the cache
is locked (HID0[DLOCK] is set).
In MPX bus mode, two-beat burst transactions are caused by quad-word (128-bit) AltiVec
loads and stores that are marked write-through or caching-inhibited. These two-beat burst
transactions are always aligned to a quad-word boundary. In 60x bus mode, quad-word
AltiVec loads and stores are split into two separate 8-byte, single-beat transactions on the
system bus.
Cache block burst transactions on the MPC7400 always transfer 32-bytes of data in four
beats of 8-bytes each, and are aligned to a double-word boundary. Burst transactions have
an assumed address order. For caching-allowed read operations, instruction fetches, or
caching-allowed, non-write-through write operations that miss in the cache, the MPC7400
presents the double-word-aligned address associated with the load/store instruction or
instruction fetch that initiated the transaction.
As shown in Figure 3-38, the Trst double word contains the address of the load/store or
instruction fetch that missed the cache. This minimizes latency by allowing the critical code
or data to be forwarded to the processor before the rest of the block is Tlled. For all other
burst operations, however, the entire block is transferred in order (oct-word-aligned).
Critical-double-word-Trst fetching on a cache miss applies to both the data and instruction
cache.
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