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參數(shù)資料
| 型號： | M7A3PE600-FFGG256I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 600000 GATES, PBGA256 |
| 封裝： | 1 MM PITCH, GREEN, FBGA-256 |
| 文件頁數(shù)： | 160/168頁 |
| 文件大?。?/td> | 1335K |
| 代理商： | M7A3PE600-FFGG256I |
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ProASIC3E Flash Family FPGAs
A d v an c ed v0 . 5
3-23
Single-Ended I/O Characteristics
3.3 V LVTTL / 3.3 V LVCMOS
Low-Voltage Transistor-Transistor Logic is a general purpose standard (EIA/JESD) for 3.3 V applications. It uses an LVTTL
input buffer and push-pull output buffer. 3.3 V LVCMOS standard is supported as part of the 3.3 V LVTTL support.
Table 3-25 Minimum and Maximum DC Input and Output Levels
3.3 V LVTTL /
3.3 V LVCMOS
VIL
VIH
VOL
VOH
IOL
IOH
IOSL
IOSH
IIL
IIH
Drive
Strength
Min, V
Max, V Min, V Max, V Max, V Min, V
mA
Max, mA1 Max, mA1
A2
4 mA
–0.3
0.8
2
3.6
0.4
2.4
4
27
25
10
8 mA
–0.3
0.8
2
3.6
0.4
2.4
8
54
51
10
12 mA
–0.3
0.8
2
3.6
0.4
2.4
12
109
103
10
16 mA
–0.3
0.8
2
3.6
0.4
2.4
16
127
132
10
24 mA
–0.3
0.8
2
3.6
0.4
2.4
24
181
268
10
Notes:
1. Currents are measured at high temperature (100°C junction temperature) and maximum voltage.
2. Currents are measured at 85°C junction temperature.
3. Software default selection highlighted in gray.
Figure 3-6
AC Loading
Table 3-26 AC Waveforms, Measuring Points, and Capacitive Loads
Input Low (V)
Input High (V)
Measuring Point* (V)
VREF (Typ) (V)
CLOAD (pF)
03.3
1.4
–
35
Test Point
Enable Path
Datapath
R to V
for t /t /t
CCI
LZ ZL
ZLS
35 pF for t
/t
/t /t
ZH ZHS
ZLS
ZL
5 pF for t
/t
HZ
LZ
R to GND for t
/t
HZ
ZH
ZHS
35 pF
R = 1 k
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