- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄369715 > L80225 L80225 10/100 MbpsTX/10BT Ethernet Physical Layer Device (PHY) technical manual 4/02 PDF資料下載
參數(shù)資料
| 型號： | L80225 |
| 英文描述： | L80225 10/100 MbpsTX/10BT Ethernet Physical Layer Device (PHY) technical manual 4/02 |
| 中文描述： | L80225 10/100 MbpsTX/10BT以太網(wǎng)物理層器件（PHY）技術(shù)手冊4月2日 |
| 文件頁數(shù)： | 29/192頁 |
| 文件大?。?/td> | 1306K |
| 代理商： | L80225 |
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Draft 6/5/00
Block Diagram Description
2-9
Copyright 2000 by LSI Logic Corporation. All rights reserved.
2.2.2 Controller Interface
This section describes the controller interface operation. The L80223 has
two interfaces to an external controller:
Media Independent Interface (MII)
Five Bit Interface (FBI)
2.2.2.1 MII Interface
The device has an MII interface to an external Ethernet Media Access
Controller (MAC).
MII (100 Mbits/s) –
The MII is a nibble wide packet data interface
defined in IEEE 802.3 and shown in
Figure 2.3
. The L80223 meets all
the MII requirements outlined in IEEE 802.3. The L80223 can directly
connect, without any external logic, to any Ethernet controller or other
device that also complies with the IEEE 802.3 MII specifications.
The MII interface contains the following signals:
Transmit data bits (TXD[3:0])
Transmit clock (TX_CLK)
Transmit enable (TX_EN)
Transmit error (TX_ER)
Receive data bits (RXD[3:0])
Receive clock (RX_CLK)
Carrier sense (CRS)
Receive data valid (RX_DV)
Receive data error (RX_ER)
Collision (COL)
The transmit and receive clocks operate at 25 MHz in 100 Mbits/s mode.
On the transmit side, the TX_CLK output runs continuously at 25 MHz.
When no data is to be transmitted, TX_EN must be deasserted. While
TX_EN is deasserted, TX_ER and TXD[3:0] are ignored and no data is
clocked into the device. When TX_EN is asserted on the rising edge of
TX_CLK, data on TXD[3:0] is clocked into the device on the rising edge
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PDF描述 |
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