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參數(shù)資料
| 型號： | L80225 |
| 英文描述： | L80225 10/100 MbpsTX/10BT Ethernet Physical Layer Device (PHY) technical manual 4/02 |
| 中文描述： | L80225 10/100 MbpsTX/10BT以太網(wǎng)物理層器件（PHY）技術(shù)手冊4月2日 |
| 文件頁數(shù)： | 113/192頁 |
| 文件大小： | 1306K |
| 代理商： | L80225 |
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Draft 6/5/00
Multiple Register Access
5-5
Copyright 2000 by LSI Logic Corporation. All rights reserved.
5.3 Multiple Register Access
Multiple registers can be accessed on a single MI serial port access
cycle with the multiple register access feature. Setting the Multiple
Register Access Enable (MREG) bit in the MI serial port Configuration 2
Register enables the multiple register access feature.
When the PHYAD[4:0] bits in the MI frame match MDA[4:0]n pins on the
device and the REGAD[4:0] bits are set to 0b11111 during the first 16
clock cycles, all 11 registers are accessed on the 176 rising edges of
MDC (11 registers x 16 bits per register) that occur after the first 16 MDC
clock cycles of the MI serial port access cycle. There is no actual register
residing at 0b1111, but this condition triggers the access of multiple
registers.
The registers (0, 1, 2, 3, 4, 5, 16, 17, 18, 19, and 20) are accessed in
numerical order from 0 to 20. After all 192 MDC clocks (16 + 176) have
been completed:
All the registers have been read or written
The serial shift process is halted
Data is latched into the device
MDIO goes into a high-impedance state.
Another serial shift cycle cannot be initiated until the idle condition (at
least 32 continuous ones) is detected.
相關(guān)PDF資料 |
PDF描述 |
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