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參數(shù)資料
| 型號： | L80225 |
| 英文描述： | L80225 10/100 MbpsTX/10BT Ethernet Physical Layer Device (PHY) technical manual 4/02 |
| 中文描述： | L80225 10/100 MbpsTX/10BT以太網(wǎng)物理層器件（PHY）技術(shù)手冊4月2日 |
| 文件頁數(shù)： | 117/192頁 |
| 文件大?。?/td> | 1306K |
| 代理商： | L80225 |
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Draft 6/5/00
Interrupts
5-9
Copyright 2000 by LSI Logic Corporation. All rights reserved.
5.6 Interrupts
The device has hardware and software interrupt capability. Certain output
status bits (also referred to as interrupt bits) in the serial port trigger
interrupts.
The R/LT interrupt bits (bits [14:6]) in the Channel Status Output Register
cause an interrupt when they transition provided they are not masked
with the mask bits in the Interrupt Mask register. These interrupt bits stay
latched until read. When all interrupt bits are read, the interrupt indication
is removed and the interrupt bits that caused the interrupt are updated
to their current value.
Setting the appropriate mask register bits in the Interrupt Mask Register
individually can mask and remove an interrupt bit as a source of
interrupt.
Interrupt indication is done in three ways:
MDINTn pin: The MDINTn pin is an active-LOW interrupt output
indication.
INT bit: The INT bit in the Status Output Register, when set, indicates
that one or more interrupt bits have changed since the register was
last read.
Interrupt pulse on MDIO: When the Interrupt Scheme Select bit
(INT_MDIO) is set in the Configuration 2 register, an interrupt is
indicated with a low-going pulse on MDIO when MDC is high and the
serial port is in the idle state, as shown in the timing diagram in
Figure 5.3
. After the interrupt pulse, MDIO goes back to the high-
impedance state. If the interrupt occurs while the serial port is being
accessed, the MDIO interrupt pulse is delayed until one clock bit
after the serial port access cycle has ended, as shown in
Figure 5.3
相關(guān)PDF資料 |
PDF描述 |
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