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參數(shù)資料
| 型號(hào)： | IDT82V3202NLG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 53/117頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN EBU SGL 68-VFQFPN |
| 標(biāo)準(zhǔn)包裝： | 21 |
| 類(lèi)型： | 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 無(wú)/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 68-VFQFN 裸露焊盤(pán) |
| 供應(yīng)商設(shè)備封裝： | 68-VFQFPN（10x10） |
| 包裝： | 托盤(pán) |
| 其它名稱(chēng)： | 82V3202NLG |
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IDT82V3202
EBU WAN PLL
Functional Description
40
September 11, 2009
3.14
INTERRUPT SUMMARY
The interrupt sources of the device are as follows:
T0 Input clocks validity change
T0 selected input clock fail
T0 DPLL operating mode switch
External sync alarm
All of the above interrupt events are indicated by the corresponding
interrupt status bit. If the corresponding interrupt enable bit is set, any of
the interrupts can be reported by the INT_REQ pin. The output charac-
teristics on the INT_REQ pin are determined by the HZ_EN bit and the
INT_POL bit.
Interrupt events are cleared by writing a ‘1’ to the corresponding
interrupt status bit. The INT_REQ pin will be inactive only when all the
pending enabled interrupts are cleared.
In addition, the interrupt of T0 selected input clock fail can be
reported by the TDO pin, as determined by the LOS_FLAG_TO_TDO
bit.
3.15
T0 SUMMARY
The main features supported by the T0 path are as follows:
Phase lock alarm;
Forced or Automatic input clock selection/switch;
3 primary and 3 secondary, temporary DPLL operating modes,
switched automatically or under external control;
Automatic switch between starting, acquisition and locked band-
widths/damping factors;
Programmable DPLL bandwidths from 0.1 Hz to 560 Hz in 11
steps;
Programmable damping factors: 1.2, 2.5, 5, 10 and 20;
Fast loss, coarse phase loss, fine phase loss and hard limit
exceeding monitoring;
Output phase and frequency offset limited;
Automatic Instantaneous, Automatic Slow Averaged, Automatic
Fast Averaged or Manual holdover frequency offset acquiring;
PBO to minimize output phase transients;
Programmable output phase offset;
Low jitter multiple clock outputs with programmable polarity;
Low jitter 8 kHz frame sync signal output with programmable
pulse width and polarity;
Table 27: Related Bit / Register in Chapter 3.14
Bit
Register
Address (Hex)
HZ_EN
INTERRUPT_CNFG
0C
INT_POL
LOS_FLAG_TO_TDO
MON_SW_PBO_CNFG
0B
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT82V3255TFG | IC PLL WAN SMC STRATUM 3 64-TQFP |
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| IDT82V3285EQG | IC PLL WAN SE STRATUM 100TQFP |
| IDT82V3288BCG | IC PLL WAN 3E STRATUM 2 208CABGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT82V3202NLG8 | 功能描述:IC PLL WAN EBU SGL 68-VFQFPN RoHS:是 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專(zhuān)用 系列:- 標(biāo)準(zhǔn)包裝:1,500 系列:- 類(lèi)型:時(shí)鐘緩沖器/驅(qū)動(dòng)器 PLL:是 主要目的:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 電源電壓:3.3V 工作溫度:0°C ~ 70°C 安裝類(lèi)型:表面貼裝 封裝/外殼:28-SSOP（0.209"，5.30mm 寬） 供應(yīng)商設(shè)備封裝:28-SSOP 包裝:帶卷 (TR) 其它名稱(chēng):93786AFT |
| IDT82V3202NLGBLANK | 制造商:IDT 制造商全稱(chēng):Integrated Device Technology 功能描述:EBU WAN PLL |
| IDT82V3255 | 制造商:IDT 制造商全稱(chēng):Integrated Device Technology 功能描述:WAN PLL |
| IDT82V3255_08 | 制造商:IDT 制造商全稱(chēng):Integrated Device Technology 功能描述:WAN PLL |
| IDT82V3255DK | 制造商:IDT 制造商全稱(chēng):Integrated Device Technology 功能描述:WAN PLL |
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